TimeQuest Timing Analyzer report for Equalizer
Fri Jun 08 00:36:26 2012
Quartus II 64-Bit Version 11.1 Build 173 11/01/2011 SJ Full Version


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; Table of Contents ;
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  1. Legal Notice
  2. TimeQuest Timing Analyzer Summary
  3. Parallel Compilation
  4. Clocks
  5. Slow Model Fmax Summary
  6. Slow Model Setup Summary
  7. Slow Model Hold Summary
  8. Slow Model Recovery Summary
  9. Slow Model Removal Summary
 10. Slow Model Minimum Pulse Width Summary
 11. Slow Model Setup: 'inst3|inst2|altpll_component|pll|clk[0]'
 12. Slow Model Hold: 'inst3|inst2|altpll_component|pll|clk[0]'
 13. Slow Model Minimum Pulse Width: 'inst3|inst2|altpll_component|pll|clk[0]'
 14. Slow Model Minimum Pulse Width: 'CLOCK_50'
 15. Slow Model Minimum Pulse Width: 'CLOCK_27'
 16. Setup Times
 17. Hold Times
 18. Clock to Output Times
 19. Minimum Clock to Output Times
 20. Propagation Delay
 21. Minimum Propagation Delay
 22. Fast Model Setup Summary
 23. Fast Model Hold Summary
 24. Fast Model Recovery Summary
 25. Fast Model Removal Summary
 26. Fast Model Minimum Pulse Width Summary
 27. Fast Model Setup: 'inst3|inst2|altpll_component|pll|clk[0]'
 28. Fast Model Hold: 'inst3|inst2|altpll_component|pll|clk[0]'
 29. Fast Model Minimum Pulse Width: 'inst3|inst2|altpll_component|pll|clk[0]'
 30. Fast Model Minimum Pulse Width: 'CLOCK_50'
 31. Fast Model Minimum Pulse Width: 'CLOCK_27'
 32. Setup Times
 33. Hold Times
 34. Clock to Output Times
 35. Minimum Clock to Output Times
 36. Propagation Delay
 37. Minimum Propagation Delay
 38. Multicorner Timing Analysis Summary
 39. Setup Times
 40. Hold Times
 41. Clock to Output Times
 42. Minimum Clock to Output Times
 43. Progagation Delay
 44. Minimum Progagation Delay
 45. Setup Transfers
 46. Hold Transfers
 47. Report TCCS
 48. Report RSKM
 49. Unconstrained Paths
 50. TimeQuest Timing Analyzer Messages



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; Legal Notice ;
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Copyright (C) 1991-2011 Altera Corporation
Your use of Altera Corporation's design tools, logic functions 
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; TimeQuest Timing Analyzer Summary                                      ;
+--------------------+---------------------------------------------------+
; Quartus II Version ; Version 11.1 Build 173 11/01/2011 SJ Full Version ;
; Revision Name      ; Equalizer                                         ;
; Device Family      ; Cyclone II                                        ;
; Device Name        ; EP2C35F672C6                                      ;
; Timing Models      ; Final                                             ;
; Delay Model        ; Combined                                          ;
; Rise/Fall Delays   ; Unavailable                                       ;
+--------------------+---------------------------------------------------+


Parallel compilation was disabled, but you have multiple processors available. Enable parallel compilation to reduce compilation time.
+-------------------------------------+
; Parallel Compilation                ;
+----------------------------+--------+
; Processors                 ; Number ;
+----------------------------+--------+
; Number detected on machine ; 2      ;
; Maximum allowed            ; 1      ;
+----------------------------+--------+


+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clocks                                                                                                                                                                                                                                                                                     ;
+-----------------------------------------+-----------+--------+-----------+-------+--------+------------+-----------+-------------+-------+--------+-----------+------------+----------+----------+-------------------------------------------+---------------------------------------------+
; Clock Name                              ; Type      ; Period ; Frequency ; Rise  ; Fall   ; Duty Cycle ; Divide by ; Multiply by ; Phase ; Offset ; Edge List ; Edge Shift ; Inverted ; Master   ; Source                                    ; Targets                                     ;
+-----------------------------------------+-----------+--------+-----------+-------+--------+------------+-----------+-------------+-------+--------+-----------+------------+----------+----------+-------------------------------------------+---------------------------------------------+
; CLOCK_27                                ; Base      ; 37.037 ; 27.0 MHz  ; 0.000 ; 18.518 ;            ;           ;             ;       ;        ;           ;            ;          ;          ;                                           ; { CLOCK_27 }                                ;
; CLOCK_50                                ; Base      ; 20.000 ; 50.0 MHz  ; 0.000 ; 10.000 ;            ;           ;             ;       ;        ;           ;            ;          ;          ;                                           ; { CLOCK_50 }                                ;
; inst3|inst2|altpll_component|pll|clk[0] ; Generated ; 20.000 ; 50.0 MHz  ; 0.000 ; 10.000 ; 50.00      ; 1         ; 1           ;       ;        ;           ;            ; false    ; CLOCK_50 ; inst3|inst2|altpll_component|pll|inclk[0] ; { inst3|inst2|altpll_component|pll|clk[0] } ;
; inst3|inst|altpll_component|pll|clk[0]  ; Generated ; 83.333 ; 12.0 MHz  ; 0.000 ; 41.666 ; 50.00      ; 9         ; 4           ;       ;        ;           ;            ; false    ; CLOCK_27 ; inst3|inst|altpll_component|pll|inclk[0]  ; { inst3|inst|altpll_component|pll|clk[0] }  ;
+-----------------------------------------+-----------+--------+-----------+-------+--------+------------+-----------+-------------+-------+--------+-----------+------------+----------+----------+-------------------------------------------+---------------------------------------------+


+------------------------------------------------------------------------------+
; Slow Model Fmax Summary                                                      ;
+-----------+-----------------+-----------------------------------------+------+
; Fmax      ; Restricted Fmax ; Clock Name                              ; Note ;
+-----------+-----------------+-----------------------------------------+------+
; 49.78 MHz ; 49.78 MHz       ; inst3|inst2|altpll_component|pll|clk[0] ;      ;
+-----------+-----------------+-----------------------------------------+------+
This panel reports FMAX for every clock in the design, regardless of the user-specified clock periods.  FMAX is only computed for paths where the source and destination registers or ports are driven by the same clock.  Paths of different clocks, including generated clocks, are ignored.  For paths between a clock and its inversion, FMAX is computed as if the rising and falling edges are scaled along with FMAX, such that the duty cycle (in terms of a percentage) is maintained. Altera recommends that you always use clock constraints and other slack reports for sign-off analysis.


+------------------------------------------------------------------+
; Slow Model Setup Summary                                         ;
+-----------------------------------------+--------+---------------+
; Clock                                   ; Slack  ; End Point TNS ;
+-----------------------------------------+--------+---------------+
; inst3|inst2|altpll_component|pll|clk[0] ; -0.045 ; -0.078        ;
+-----------------------------------------+--------+---------------+


+-----------------------------------------------------------------+
; Slow Model Hold Summary                                         ;
+-----------------------------------------+-------+---------------+
; Clock                                   ; Slack ; End Point TNS ;
+-----------------------------------------+-------+---------------+
; inst3|inst2|altpll_component|pll|clk[0] ; 0.391 ; 0.000         ;
+-----------------------------------------+-------+---------------+


-------------------------------
; Slow Model Recovery Summary ;
-------------------------------
No paths to report.


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; Slow Model Removal Summary ;
------------------------------
No paths to report.


+------------------------------------------------------------------+
; Slow Model Minimum Pulse Width Summary                           ;
+-----------------------------------------+--------+---------------+
; Clock                                   ; Slack  ; End Point TNS ;
+-----------------------------------------+--------+---------------+
; inst3|inst2|altpll_component|pll|clk[0] ; 8.077  ; 0.000         ;
; CLOCK_50                                ; 10.000 ; 0.000         ;
; CLOCK_27                                ; 18.518 ; 0.000         ;
+-----------------------------------------+--------+---------------+


+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Slow Model Setup: 'inst3|inst2|altpll_component|pll|clk[0]'                                                                                                                                                                                       ;
+--------+------------------------------------------+------------------------------------------------------------------+-----------------------------------------+-----------------------------------------+--------------+------------+------------+
; Slack  ; From Node                                ; To Node                                                          ; Launch Clock                            ; Latch Clock                             ; Relationship ; Clock Skew ; Data Delay ;
+--------+------------------------------------------+------------------------------------------------------------------+-----------------------------------------+-----------------------------------------+--------------+------------+------------+
; -0.045 ; mmi:inst2|mmi_controller:inst|filter[1]  ; mmi:inst2|mmi_controller:inst|db_ones[6]                         ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 10.000       ; 0.014      ; 10.095     ;
; -0.033 ; mmi:inst2|mmi_controller:inst|filter[1]  ; mmi:inst2|mmi_controller:inst|db_ones[3]                         ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 10.000       ; 0.014      ; 10.083     ;
; 0.099  ; mmi:inst2|mmi_controller:inst|filter[6]  ; mmi:inst2|mmi_controller:inst|db_ten[5]                          ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 10.000       ; 0.018      ; 9.955      ;
; 0.106  ; mmi:inst2|mmi_controller:inst|filter[13] ; mmi:inst2|mmi_controller:inst|db_ten[5]                          ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 10.000       ; 0.018      ; 9.948      ;
; 0.119  ; mmi:inst2|mmi_controller:inst|filter[13] ; mmi:inst2|mmi_controller:inst|db_ones[6]                         ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 10.000       ; 0.014      ; 9.931      ;
; 0.131  ; mmi:inst2|mmi_controller:inst|filter[13] ; mmi:inst2|mmi_controller:inst|db_ones[3]                         ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 10.000       ; 0.014      ; 9.919      ;
; 0.146  ; mmi:inst2|mmi_controller:inst|filter[6]  ; mmi:inst2|mmi_controller:inst|db_ten[4]                          ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 10.000       ; 0.018      ; 9.908      ;
; 0.148  ; mmi:inst2|mmi_controller:inst|filter[1]  ; mmi:inst2|mmi_controller:inst|db_ten[5]                          ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 10.000       ; 0.018      ; 9.906      ;
; 0.153  ; mmi:inst2|mmi_controller:inst|filter[13] ; mmi:inst2|mmi_controller:inst|db_ten[4]                          ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 10.000       ; 0.018      ; 9.901      ;
; 0.191  ; mmi:inst2|mmi_controller:inst|filter[2]  ; mmi:inst2|mmi_controller:inst|db_ones[6]                         ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 10.000       ; 0.014      ; 9.859      ;
; 0.200  ; mmi:inst2|mmi_controller:inst|filter[6]  ; mmi:inst2|mmi_controller:inst|db_ten[2]                          ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 10.000       ; 0.018      ; 9.854      ;
; 0.200  ; mmi:inst2|mmi_controller:inst|filter[14] ; mmi:inst2|mmi_controller:inst|db_ten[5]                          ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 10.000       ; 0.018      ; 9.854      ;
; 0.203  ; mmi:inst2|mmi_controller:inst|filter[2]  ; mmi:inst2|mmi_controller:inst|db_ones[3]                         ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 10.000       ; 0.014      ; 9.847      ;
; 0.207  ; mmi:inst2|mmi_controller:inst|filter[13] ; mmi:inst2|mmi_controller:inst|db_ten[2]                          ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 10.000       ; 0.018      ; 9.847      ;
; 0.209  ; mmi:inst2|mmi_controller:inst|filter[6]  ; mmi:inst2|mmi_controller:inst|db_ones[5]                         ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 10.000       ; 0.007      ; 9.834      ;
; 0.209  ; mmi:inst2|mmi_controller:inst|filter[6]  ; mmi:inst2|mmi_controller:inst|db_ones[2]                         ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 10.000       ; 0.007      ; 9.834      ;
; 0.209  ; mmi:inst2|mmi_controller:inst|filter[6]  ; mmi:inst2|mmi_controller:inst|db_ten[6]                          ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 10.000       ; 0.006      ; 9.833      ;
; 0.209  ; mmi:inst2|mmi_controller:inst|filter[6]  ; mmi:inst2|mmi_controller:inst|db_ten[3]                          ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 10.000       ; 0.006      ; 9.833      ;
; 0.209  ; mmi:inst2|mmi_controller:inst|filter[6]  ; mmi:inst2|mmi_controller:inst|db_ten[0]                          ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 10.000       ; 0.006      ; 9.833      ;
; 0.213  ; mmi:inst2|mmi_controller:inst|filter[14] ; mmi:inst2|mmi_controller:inst|db_ones[6]                         ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 10.000       ; 0.014      ; 9.837      ;
; 0.216  ; mmi:inst2|mmi_controller:inst|filter[13] ; mmi:inst2|mmi_controller:inst|db_ones[5]                         ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 10.000       ; 0.007      ; 9.827      ;
; 0.216  ; mmi:inst2|mmi_controller:inst|filter[13] ; mmi:inst2|mmi_controller:inst|db_ones[2]                         ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 10.000       ; 0.007      ; 9.827      ;
; 0.216  ; mmi:inst2|mmi_controller:inst|filter[13] ; mmi:inst2|mmi_controller:inst|db_ten[6]                          ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 10.000       ; 0.006      ; 9.826      ;
; 0.216  ; mmi:inst2|mmi_controller:inst|filter[13] ; mmi:inst2|mmi_controller:inst|db_ten[3]                          ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 10.000       ; 0.006      ; 9.826      ;
; 0.216  ; mmi:inst2|mmi_controller:inst|filter[13] ; mmi:inst2|mmi_controller:inst|db_ten[0]                          ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 10.000       ; 0.006      ; 9.826      ;
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; 0.416  ; mmi:inst2|mmi_controller:inst|filter[8]  ; mmi:inst2|mmi_controller:inst|db_ones[2]                         ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 10.000       ; 0.007      ; 9.627      ;
; 0.416  ; mmi:inst2|mmi_controller:inst|filter[8]  ; mmi:inst2|mmi_controller:inst|db_ten[6]                          ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 10.000       ; 0.006      ; 9.626      ;
; 0.416  ; mmi:inst2|mmi_controller:inst|filter[8]  ; mmi:inst2|mmi_controller:inst|db_ten[3]                          ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 10.000       ; 0.006      ; 9.626      ;
; 0.416  ; mmi:inst2|mmi_controller:inst|filter[8]  ; mmi:inst2|mmi_controller:inst|db_ten[0]                          ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 10.000       ; 0.006      ; 9.626      ;
; 0.417  ; mmi:inst2|mmi_controller:inst|filter[4]  ; mmi:inst2|mmi_controller:inst|db_ones[6]                         ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 10.000       ; 0.015      ; 9.634      ;
; 0.421  ; mmi:inst2|mmi_controller:inst|filter[10] ; mmi:inst2|mmi_controller:inst|db_ten[2]                          ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 10.000       ; 0.019      ; 9.634      ;
; 0.429  ; mmi:inst2|mmi_controller:inst|filter[4]  ; mmi:inst2|mmi_controller:inst|db_ones[3]                         ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 10.000       ; 0.015      ; 9.622      ;
; 0.429  ; mmi:inst2|mmi_controller:inst|filter[1]  ; mmi:inst2|mmi_controller:inst|lcd_6[2]_OTERM41_OTERM103_OTERM242 ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 10.000       ; 0.014      ; 9.621      ;
; 0.430  ; mmi:inst2|mmi_controller:inst|filter[10] ; mmi:inst2|mmi_controller:inst|db_ones[5]                         ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 10.000       ; 0.008      ; 9.614      ;
; 0.430  ; mmi:inst2|mmi_controller:inst|filter[10] ; mmi:inst2|mmi_controller:inst|db_ones[2]                         ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 10.000       ; 0.008      ; 9.614      ;
; 0.430  ; mmi:inst2|mmi_controller:inst|filter[10] ; mmi:inst2|mmi_controller:inst|db_ten[6]                          ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 10.000       ; 0.007      ; 9.613      ;
; 0.430  ; mmi:inst2|mmi_controller:inst|filter[10] ; mmi:inst2|mmi_controller:inst|db_ten[3]                          ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 10.000       ; 0.007      ; 9.613      ;
; 0.430  ; mmi:inst2|mmi_controller:inst|filter[10] ; mmi:inst2|mmi_controller:inst|db_ten[0]                          ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 10.000       ; 0.007      ; 9.613      ;
; 0.431  ; mmi:inst2|mmi_controller:inst|filter[6]  ; mmi:inst2|mmi_controller:inst|db_ones[1]                         ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 10.000       ; 0.018      ; 9.623      ;
; 0.437  ; mmi:inst2|mmi_controller:inst|filter[6]  ; mmi:inst2|mmi_controller:inst|db_ones[4]                         ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 10.000       ; 0.014      ; 9.613      ;
; 0.437  ; mmi:inst2|mmi_controller:inst|filter[12] ; mmi:inst2|mmi_controller:inst|db_ten[2]                          ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 10.000       ; 0.018      ; 9.617      ;
; 0.438  ; mmi:inst2|mmi_controller:inst|filter[13] ; mmi:inst2|mmi_controller:inst|db_ones[1]                         ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 10.000       ; 0.018      ; 9.616      ;
; 0.444  ; mmi:inst2|mmi_controller:inst|filter[2]  ; mmi:inst2|mmi_controller:inst|db_ten[4]                          ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 10.000       ; 0.018      ; 9.610      ;
; 0.444  ; mmi:inst2|mmi_controller:inst|filter[13] ; mmi:inst2|mmi_controller:inst|db_ones[4]                         ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 10.000       ; 0.014      ; 9.606      ;
; 0.445  ; mmi:inst2|mmi_controller:inst|filter[14] ; mmi:inst2|mmi_controller:inst|db_ones[0]                         ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 10.000       ; 0.013      ; 9.604      ;
; 0.446  ; mmi:inst2|mmi_controller:inst|filter[12] ; mmi:inst2|mmi_controller:inst|db_ones[5]                         ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 10.000       ; 0.007      ; 9.597      ;
; 0.446  ; mmi:inst2|mmi_controller:inst|filter[12] ; mmi:inst2|mmi_controller:inst|db_ones[2]                         ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 10.000       ; 0.007      ; 9.597      ;
; 0.446  ; mmi:inst2|mmi_controller:inst|filter[12] ; mmi:inst2|mmi_controller:inst|db_ten[6]                          ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 10.000       ; 0.006      ; 9.596      ;
; 0.446  ; mmi:inst2|mmi_controller:inst|filter[12] ; mmi:inst2|mmi_controller:inst|db_ten[3]                          ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 10.000       ; 0.006      ; 9.596      ;
+--------+------------------------------------------+------------------------------------------------------------------+-----------------------------------------+-----------------------------------------+--------------+------------+------------+


+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Slow Model Hold: 'inst3|inst2|altpll_component|pll|clk[0]'                                                                                                                                                                                                                                 ;
+-------+---------------------------------------------------------------------------+---------------------------------------------------------------------------+-----------------------------------------+-----------------------------------------+--------------+------------+------------+
; Slack ; From Node                                                                 ; To Node                                                                   ; Launch Clock                            ; Latch Clock                             ; Relationship ; Clock Skew ; Data Delay ;
+-------+---------------------------------------------------------------------------+---------------------------------------------------------------------------+-----------------------------------------+-----------------------------------------+--------------+------------+------------+
; 0.391 ; mmi:inst2|lcd_controller:inst2|index[0]                                   ; mmi:inst2|lcd_controller:inst2|index[0]                                   ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.657      ;
; 0.391 ; mmi:inst2|lcd_controller:inst2|index[2]                                   ; mmi:inst2|lcd_controller:inst2|index[2]                                   ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.657      ;
; 0.391 ; mmi:inst2|lcd_controller:inst2|index[1]                                   ; mmi:inst2|lcd_controller:inst2|index[1]                                   ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.657      ;
; 0.391 ; mmi:inst2|lcd_controller:inst2|delay[16]                                  ; mmi:inst2|lcd_controller:inst2|delay[16]                                  ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.657      ;
; 0.391 ; mmi:inst2|lcd_controller:inst2|delay[17]                                  ; mmi:inst2|lcd_controller:inst2|delay[17]                                  ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.657      ;
; 0.391 ; mmi:inst2|lcd_controller:inst2|delay[19]                                  ; mmi:inst2|lcd_controller:inst2|delay[19]                                  ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.657      ;
; 0.391 ; mmi:inst2|lcd_controller:inst2|delay[18]                                  ; mmi:inst2|lcd_controller:inst2|delay[18]                                  ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.657      ;
; 0.391 ; mmi:inst2|lcd_controller:inst2|delay[0]                                   ; mmi:inst2|lcd_controller:inst2|delay[0]                                   ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.657      ;
; 0.391 ; mmi:inst2|lcd_controller:inst2|lcd_en                                     ; mmi:inst2|lcd_controller:inst2|lcd_en                                     ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.657      ;
; 0.391 ; mmi:inst2|lcd_controller:inst2|output[7]                                  ; mmi:inst2|lcd_controller:inst2|output[7]                                  ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.657      ;
; 0.391 ; mmi:inst2|mmi_controller:inst|\set_7seg:tmp[5]                            ; mmi:inst2|mmi_controller:inst|\set_7seg:tmp[5]                            ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.657      ;
; 0.391 ; mmi:inst2|mmi_controller:inst|\set_7seg:tmp[7]                            ; mmi:inst2|mmi_controller:inst|\set_7seg:tmp[7]                            ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.657      ;
; 0.391 ; mmi:inst2|mmi_controller:inst|\set_7seg:tmp[6]                            ; mmi:inst2|mmi_controller:inst|\set_7seg:tmp[6]                            ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.657      ;
; 0.391 ; mmi:inst2|mmi_controller:inst|\set_7seg:tmp[2]                            ; mmi:inst2|mmi_controller:inst|\set_7seg:tmp[2]                            ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.657      ;
; 0.391 ; mmi:inst2|mmi_controller:inst|\set_7seg:tmp[0]                            ; mmi:inst2|mmi_controller:inst|\set_7seg:tmp[0]                            ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.657      ;
; 0.391 ; mmi:inst2|mmi_controller:inst|\set_7seg:tmp[1]                            ; mmi:inst2|mmi_controller:inst|\set_7seg:tmp[1]                            ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.657      ;
; 0.391 ; mmi:inst2|mmi_controller:inst|\set_7seg:tmp[4]                            ; mmi:inst2|mmi_controller:inst|\set_7seg:tmp[4]                            ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.657      ;
; 0.391 ; mmi:inst2|mmi_controller:inst|\set_7seg:tmp[3]                            ; mmi:inst2|mmi_controller:inst|\set_7seg:tmp[3]                            ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.657      ;
; 0.391 ; mmi:inst2|mmi_controller:inst|filter_ones[6]                              ; mmi:inst2|mmi_controller:inst|filter_ones[6]                              ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.657      ;
; 0.391 ; mmi:inst2|mmi_controller:inst|filter_ones[5]                              ; mmi:inst2|mmi_controller:inst|filter_ones[5]                              ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.657      ;
; 0.391 ; mmi:inst2|mmi_controller:inst|filter_ones[4]                              ; mmi:inst2|mmi_controller:inst|filter_ones[4]                              ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.657      ;
; 0.391 ; mmi:inst2|mmi_controller:inst|filter_ones[3]                              ; mmi:inst2|mmi_controller:inst|filter_ones[3]                              ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.657      ;
; 0.391 ; mmi:inst2|mmi_controller:inst|filter_ones[2]                              ; mmi:inst2|mmi_controller:inst|filter_ones[2]                              ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.657      ;
; 0.391 ; mmi:inst2|mmi_controller:inst|filter_ones[1]                              ; mmi:inst2|mmi_controller:inst|filter_ones[1]                              ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.657      ;
; 0.391 ; mmi:inst2|mmi_controller:inst|filter_ones[0]                              ; mmi:inst2|mmi_controller:inst|filter_ones[0]                              ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.657      ;
; 0.391 ; mmi:inst2|mmi_controller:inst|lcd_3[3]                                    ; mmi:inst2|mmi_controller:inst|lcd_3[3]                                    ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.657      ;
; 0.391 ; mmi:inst2|mmi_controller:inst|lcd_4[3]_OTERM7_OTERM133                    ; mmi:inst2|mmi_controller:inst|lcd_4[3]_OTERM7_OTERM133                    ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.657      ;
; 0.391 ; mmi:inst2|mmi_controller:inst|lcd_4[3]_OTERM5_OTERM121                    ; mmi:inst2|mmi_controller:inst|lcd_4[3]_OTERM5_OTERM121                    ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.657      ;
; 0.391 ; mmi:inst2|mmi_controller:inst|lcd_4[3]_OTERM3_OTERM125                    ; mmi:inst2|mmi_controller:inst|lcd_4[3]_OTERM3_OTERM125                    ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.657      ;
; 0.391 ; mmi:inst2|mmi_controller:inst|lcd_4[3]_OTERM1_OTERM131                    ; mmi:inst2|mmi_controller:inst|lcd_4[3]_OTERM1_OTERM131                    ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.657      ;
; 0.391 ; mmi:inst2|mmi_controller:inst|lcd_6[3]_OTERM33_OTERM115_OTERM254          ; mmi:inst2|mmi_controller:inst|lcd_6[3]_OTERM33_OTERM115_OTERM254          ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.657      ;
; 0.391 ; mmi:inst2|mmi_controller:inst|lcd_5[1]_OTERM49_OTERM83_OTERM234           ; mmi:inst2|mmi_controller:inst|lcd_5[1]_OTERM49_OTERM83_OTERM234           ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.657      ;
; 0.391 ; mmi:inst2|mmi_controller:inst|lcd_6[1]_OTERM37_OTERM79_OTERM210           ; mmi:inst2|mmi_controller:inst|lcd_6[1]_OTERM37_OTERM79_OTERM210           ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.657      ;
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; 0.391 ; mmi:inst2|mmi_controller:inst|lcd_6[3]_OTERM31_OTERM97_OTERM156_OTERM304  ; mmi:inst2|mmi_controller:inst|lcd_6[3]_OTERM31_OTERM97_OTERM156_OTERM304  ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.657      ;
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; 0.391 ; mmi:inst2|mmi_controller:inst|lcd_2[0]                                    ; mmi:inst2|mmi_controller:inst|lcd_2[0]                                    ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.657      ;
; 0.391 ; mmi:inst2|mmi_controller:inst|lcd_3[0]                                    ; mmi:inst2|mmi_controller:inst|lcd_3[0]                                    ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.657      ;
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; 0.391 ; mmi:inst2|mmi_controller:inst|lcd_3[1]                                    ; mmi:inst2|mmi_controller:inst|lcd_3[1]                                    ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.657      ;
; 0.391 ; mmi:inst2|mmi_controller:inst|lcd_5[1]_OTERM51_OTERM160                   ; mmi:inst2|mmi_controller:inst|lcd_5[1]_OTERM51_OTERM160                   ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.657      ;
; 0.391 ; mmi:inst2|mmi_controller:inst|lcd_6[1]_OTERM37_OTERM75_OTERM208           ; mmi:inst2|mmi_controller:inst|lcd_6[1]_OTERM37_OTERM75_OTERM208           ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.657      ;
; 0.391 ; mmi:inst2|mmi_controller:inst|lcd_6[1]_OTERM37_OTERM73_OTERM200           ; mmi:inst2|mmi_controller:inst|lcd_6[1]_OTERM37_OTERM73_OTERM200           ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.657      ;
; 0.516 ; mmi:inst2|mmi_controller:inst|lcd_6[2]_OTERM41_OTERM101_OTERM226          ; mmi:inst2|mmi_controller:inst|lcd_6[2]_OTERM41_OTERM101_OTERM228          ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.782      ;
; 0.517 ; mmi:inst2|mmi_controller:inst|lcd_6[2]_OTERM41_OTERM105_OTERM248          ; mmi:inst2|mmi_controller:inst|lcd_6[2]_OTERM41_OTERM105_OTERM250          ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.783      ;
; 0.517 ; mmi:inst2|mmi_controller:inst|lcd_6[1]_OTERM35_OTERM87_OTERM147_OTERM286  ; mmi:inst2|mmi_controller:inst|lcd_6[1]_OTERM35_OTERM87_OTERM147_OTERM288  ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.783      ;
; 0.518 ; mmi:inst2|mmi_controller:inst|lcd_6[2]_OTERM41_OTERM103_OTERM242          ; mmi:inst2|mmi_controller:inst|lcd_6[2]_OTERM41_OTERM103_OTERM244          ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.784      ;
; 0.521 ; mmi:inst2|mmi_controller:inst|f14_db[7]                                   ; mmi:inst2|mmi_controller:inst|f14_db[7]                                   ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.787      ;
; 0.521 ; mmi:inst2|mmi_controller:inst|f7_db[7]                                    ; mmi:inst2|mmi_controller:inst|f7_db[7]                                    ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.787      ;
; 0.521 ; mmi:inst2|mmi_controller:inst|f6_db[7]                                    ; mmi:inst2|mmi_controller:inst|f6_db[7]                                    ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.787      ;
; 0.521 ; mmi:inst2|mmi_controller:inst|clk_counter[27]                             ; mmi:inst2|mmi_controller:inst|clk_counter[27]                             ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.787      ;
; 0.522 ; mmi:inst2|mmi_controller:inst|lcd_6[3]_OTERM33_OTERM115_OTERM252          ; mmi:inst2|mmi_controller:inst|lcd_6[3]_OTERM33_OTERM115_OTERM254          ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.788      ;
; 0.523 ; mmi:inst2|mmi_controller:inst|lcd_6[2]_OTERM39_OTERM109_OTERM152_OTERM294 ; mmi:inst2|mmi_controller:inst|lcd_6[2]_OTERM39_OTERM109_OTERM152_OTERM296 ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.789      ;
; 0.524 ; mmi:inst2|mmi_controller:inst|lcd_6[3]_OTERM31_OTERM97_OTERM154_OTERM306  ; mmi:inst2|mmi_controller:inst|lcd_6[3]_OTERM31_OTERM97_OTERM154_OTERM308  ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.790      ;
; 0.524 ; mmi:inst2|mmi_controller:inst|lcd_6[2]_OTERM39_OTERM111_OTERM312          ; mmi:inst2|mmi_controller:inst|lcd_6[2]_OTERM39_OTERM111_OTERM310          ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.790      ;
; 0.525 ; mmi:inst2|mmi_controller:inst|lcd_6[1]_OTERM37_OTERM77_OTERM240           ; mmi:inst2|mmi_controller:inst|lcd_6[1]_OTERM37_OTERM77_OTERM238           ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.791      ;
; 0.527 ; mmi:inst2|mmi_controller:inst|f3_db[7]                                    ; mmi:inst2|mmi_controller:inst|f3_db[7]                                    ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.793      ;
; 0.527 ; mmi:inst2|mmi_controller:inst|lcd_6[3]_OTERM31_OTERM97_OTERM156_OTERM302  ; mmi:inst2|mmi_controller:inst|lcd_6[3]_OTERM31_OTERM97_OTERM156_OTERM304  ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.793      ;
; 0.527 ; mmi:inst2|mmi_controller:inst|lcd_6[2]_OTERM39_OTERM109_OTERM150_OTERM298 ; mmi:inst2|mmi_controller:inst|lcd_6[2]_OTERM39_OTERM109_OTERM150_OTERM300 ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.793      ;
; 0.527 ; mmi:inst2|mmi_controller:inst|lcd_6[2]_OTERM39_OTERM107_OTERM222          ; mmi:inst2|mmi_controller:inst|lcd_6[2]_OTERM39_OTERM107_OTERM224          ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.793      ;
; 0.531 ; mmi:inst2|mmi_controller:inst|f9_db[7]                                    ; mmi:inst2|mmi_controller:inst|f9_db[7]                                    ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.797      ;
; 0.531 ; mmi:inst2|mmi_controller:inst|f11_db[7]                                   ; mmi:inst2|mmi_controller:inst|f11_db[7]                                   ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.797      ;
; 0.539 ; mmi:inst2|mmi_controller:inst|f8_db[7]                                    ; mmi:inst2|mmi_controller:inst|f8_db[7]                                    ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.805      ;
; 0.544 ; mmi:inst2|mmi_controller:inst|lcd_4[3]_OTERM1_OTERM129                    ; mmi:inst2|mmi_controller:inst|lcd_6[2]_OTERM41_OTERM99_OTERM246           ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.810      ;
; 0.547 ; mmi:inst2|mmi_controller:inst|filter[13]                                  ; mmi:inst2|mmi_controller:inst|filter[14]                                  ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.813      ;
; 0.548 ; mmi:inst2|mmi_controller:inst|lcd_4[3]_OTERM1_OTERM129                    ; mmi:inst2|mmi_controller:inst|lcd_4[3]_OTERM1_OTERM131                    ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.814      ;
; 0.565 ; mmi:inst2|mmi_controller:inst|f5_db[7]                                    ; mmi:inst2|mmi_controller:inst|f5_db[7]                                    ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.831      ;
; 0.571 ; mmi:inst2|mmi_controller:inst|lcd_5[2]_OTERM45                            ; mmi:inst2|mmi_controller:inst|lcd_6[1]_OTERM35_OTERM89_OTERM145_OTERM280  ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.837      ;
; 0.571 ; mmi:inst2|mmi_controller:inst|lcd_5[2]_OTERM45                            ; mmi:inst2|mmi_controller:inst|lcd_5[2]_OTERM43                            ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.837      ;
; 0.573 ; mmi:inst2|mmi_controller:inst|lcd_5[2]_OTERM45                            ; mmi:inst2|mmi_controller:inst|lcd_5[1]_OTERM49_OTERM83_OTERM234           ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.839      ;
; 0.573 ; mmi:inst2|mmi_controller:inst|lcd_5[2]_OTERM45                            ; mmi:inst2|mmi_controller:inst|lcd_5[1]_OTERM49_OTERM81_OTERM204           ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.839      ;
; 0.574 ; mmi:inst2|mmi_controller:inst|lcd_5[2]_OTERM45                            ; mmi:inst2|mmi_controller:inst|lcd_6[1]_OTERM35_OTERM89_OTERM143_OTERM292  ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.840      ;
; 0.580 ; mmi:inst2|lcd_controller:inst2|index[1]                                   ; mmi:inst2|lcd_controller:inst2|index[2]                                   ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.846      ;
; 0.673 ; mmi:inst2|mmi_controller:inst|filter[2]                                   ; mmi:inst2|mmi_controller:inst|filter[1]                                   ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.939      ;
; 0.698 ; mmi:inst2|mmi_controller:inst|lcd_6[1]_OTERM35_OTERM89_OTERM141_OTERM282  ; mmi:inst2|mmi_controller:inst|lcd_6[1]_OTERM35_OTERM89_OTERM141_OTERM284  ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 0.000        ; 0.001      ; 0.965      ;
; 0.754 ; mmi:inst2|lcd_controller:inst2|index[2]                                   ; mmi:inst2|lcd_controller:inst2|index[1]                                   ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.020      ;
; 0.757 ; mmi:inst2|lcd_controller:inst2|index[2]                                   ; mmi:inst2|lcd_controller:inst2|index[0]                                   ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.023      ;
+-------+---------------------------------------------------------------------------+---------------------------------------------------------------------------+-----------------------------------------+-----------------------------------------+--------------+------------+------------+


+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Slow Model Minimum Pulse Width: 'inst3|inst2|altpll_component|pll|clk[0]'                                                                                                                                                             ;
+-------+--------------+----------------+------------------+-----------------------------------------+------------+---------------------------------------------------------------------------------------------------------------------+
; Slack ; Actual Width ; Required Width ; Type             ; Clock                                   ; Clock Edge ; Target                                                                                                              ;
+-------+--------------+----------------+------------------+-----------------------------------------+------------+---------------------------------------------------------------------------------------------------------------------+
; 8.077 ; 10.000       ; 1.923          ; High Pulse Width ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|altsyncram:Mux9_rtl_0|altsyncram_hk01:auto_generated|ram_block1a0~porta_address_reg0 ;
; 8.077 ; 10.000       ; 1.923          ; Low Pulse Width  ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|altsyncram:Mux9_rtl_0|altsyncram_hk01:auto_generated|ram_block1a0~porta_address_reg0 ;
; 8.077 ; 10.000       ; 1.923          ; High Pulse Width ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|altsyncram:Mux9_rtl_0|altsyncram_hk01:auto_generated|ram_block1a0~porta_address_reg1 ;
; 8.077 ; 10.000       ; 1.923          ; Low Pulse Width  ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|altsyncram:Mux9_rtl_0|altsyncram_hk01:auto_generated|ram_block1a0~porta_address_reg1 ;
; 8.077 ; 10.000       ; 1.923          ; High Pulse Width ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|altsyncram:Mux9_rtl_0|altsyncram_hk01:auto_generated|ram_block1a0~porta_address_reg2 ;
; 8.077 ; 10.000       ; 1.923          ; Low Pulse Width  ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|altsyncram:Mux9_rtl_0|altsyncram_hk01:auto_generated|ram_block1a0~porta_address_reg2 ;
; 8.077 ; 10.000       ; 1.923          ; High Pulse Width ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|altsyncram:Mux9_rtl_0|altsyncram_hk01:auto_generated|ram_block1a0~porta_address_reg3 ;
; 8.077 ; 10.000       ; 1.923          ; Low Pulse Width  ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|altsyncram:Mux9_rtl_0|altsyncram_hk01:auto_generated|ram_block1a0~porta_address_reg3 ;
; 8.077 ; 10.000       ; 1.923          ; High Pulse Width ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|altsyncram:Mux9_rtl_0|altsyncram_hk01:auto_generated|ram_block1a0~porta_address_reg4 ;
; 8.077 ; 10.000       ; 1.923          ; Low Pulse Width  ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|altsyncram:Mux9_rtl_0|altsyncram_hk01:auto_generated|ram_block1a0~porta_address_reg4 ;
; 9.000 ; 10.000       ; 1.000          ; High Pulse Width ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|delay[0]                                                                             ;
; 9.000 ; 10.000       ; 1.000          ; Low Pulse Width  ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|delay[0]                                                                             ;
; 9.000 ; 10.000       ; 1.000          ; High Pulse Width ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|delay[10]                                                                            ;
; 9.000 ; 10.000       ; 1.000          ; Low Pulse Width  ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|delay[10]                                                                            ;
; 9.000 ; 10.000       ; 1.000          ; High Pulse Width ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|delay[11]                                                                            ;
; 9.000 ; 10.000       ; 1.000          ; Low Pulse Width  ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|delay[11]                                                                            ;
; 9.000 ; 10.000       ; 1.000          ; High Pulse Width ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|delay[12]                                                                            ;
; 9.000 ; 10.000       ; 1.000          ; Low Pulse Width  ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|delay[12]                                                                            ;
; 9.000 ; 10.000       ; 1.000          ; High Pulse Width ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|delay[13]                                                                            ;
; 9.000 ; 10.000       ; 1.000          ; Low Pulse Width  ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|delay[13]                                                                            ;
; 9.000 ; 10.000       ; 1.000          ; High Pulse Width ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|delay[14]                                                                            ;
; 9.000 ; 10.000       ; 1.000          ; Low Pulse Width  ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|delay[14]                                                                            ;
; 9.000 ; 10.000       ; 1.000          ; High Pulse Width ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|delay[15]                                                                            ;
; 9.000 ; 10.000       ; 1.000          ; Low Pulse Width  ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|delay[15]                                                                            ;
; 9.000 ; 10.000       ; 1.000          ; High Pulse Width ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|delay[16]                                                                            ;
; 9.000 ; 10.000       ; 1.000          ; Low Pulse Width  ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|delay[16]                                                                            ;
; 9.000 ; 10.000       ; 1.000          ; High Pulse Width ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|delay[17]                                                                            ;
; 9.000 ; 10.000       ; 1.000          ; Low Pulse Width  ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|delay[17]                                                                            ;
; 9.000 ; 10.000       ; 1.000          ; High Pulse Width ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|delay[18]                                                                            ;
; 9.000 ; 10.000       ; 1.000          ; Low Pulse Width  ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|delay[18]                                                                            ;
; 9.000 ; 10.000       ; 1.000          ; High Pulse Width ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|delay[19]                                                                            ;
; 9.000 ; 10.000       ; 1.000          ; Low Pulse Width  ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|delay[19]                                                                            ;
; 9.000 ; 10.000       ; 1.000          ; High Pulse Width ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|delay[1]                                                                             ;
; 9.000 ; 10.000       ; 1.000          ; Low Pulse Width  ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|delay[1]                                                                             ;
; 9.000 ; 10.000       ; 1.000          ; High Pulse Width ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|delay[2]                                                                             ;
; 9.000 ; 10.000       ; 1.000          ; Low Pulse Width  ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|delay[2]                                                                             ;
; 9.000 ; 10.000       ; 1.000          ; High Pulse Width ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|delay[3]                                                                             ;
; 9.000 ; 10.000       ; 1.000          ; Low Pulse Width  ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|delay[3]                                                                             ;
; 9.000 ; 10.000       ; 1.000          ; High Pulse Width ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|delay[4]                                                                             ;
; 9.000 ; 10.000       ; 1.000          ; Low Pulse Width  ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|delay[4]                                                                             ;
; 9.000 ; 10.000       ; 1.000          ; High Pulse Width ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|delay[5]                                                                             ;
; 9.000 ; 10.000       ; 1.000          ; Low Pulse Width  ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|delay[5]                                                                             ;
; 9.000 ; 10.000       ; 1.000          ; High Pulse Width ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|delay[6]                                                                             ;
; 9.000 ; 10.000       ; 1.000          ; Low Pulse Width  ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|delay[6]                                                                             ;
; 9.000 ; 10.000       ; 1.000          ; High Pulse Width ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|delay[7]                                                                             ;
; 9.000 ; 10.000       ; 1.000          ; Low Pulse Width  ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|delay[7]                                                                             ;
; 9.000 ; 10.000       ; 1.000          ; High Pulse Width ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|delay[8]                                                                             ;
; 9.000 ; 10.000       ; 1.000          ; Low Pulse Width  ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|delay[8]                                                                             ;
; 9.000 ; 10.000       ; 1.000          ; High Pulse Width ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|delay[9]                                                                             ;
; 9.000 ; 10.000       ; 1.000          ; Low Pulse Width  ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|delay[9]                                                                             ;
; 9.000 ; 10.000       ; 1.000          ; High Pulse Width ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|index[0]                                                                             ;
; 9.000 ; 10.000       ; 1.000          ; Low Pulse Width  ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|index[0]                                                                             ;
; 9.000 ; 10.000       ; 1.000          ; High Pulse Width ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|index[1]                                                                             ;
; 9.000 ; 10.000       ; 1.000          ; Low Pulse Width  ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|index[1]                                                                             ;
; 9.000 ; 10.000       ; 1.000          ; High Pulse Width ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|index[2]                                                                             ;
; 9.000 ; 10.000       ; 1.000          ; Low Pulse Width  ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|index[2]                                                                             ;
; 9.000 ; 10.000       ; 1.000          ; High Pulse Width ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|lcd_en                                                                               ;
; 9.000 ; 10.000       ; 1.000          ; Low Pulse Width  ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|lcd_en                                                                               ;
; 9.000 ; 10.000       ; 1.000          ; High Pulse Width ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|output[0]                                                                            ;
; 9.000 ; 10.000       ; 1.000          ; Low Pulse Width  ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|output[0]                                                                            ;
; 9.000 ; 10.000       ; 1.000          ; High Pulse Width ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|output[1]                                                                            ;
; 9.000 ; 10.000       ; 1.000          ; Low Pulse Width  ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|output[1]                                                                            ;
; 9.000 ; 10.000       ; 1.000          ; High Pulse Width ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|output[2]                                                                            ;
; 9.000 ; 10.000       ; 1.000          ; Low Pulse Width  ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|output[2]                                                                            ;
; 9.000 ; 10.000       ; 1.000          ; High Pulse Width ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|output[3]                                                                            ;
; 9.000 ; 10.000       ; 1.000          ; Low Pulse Width  ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|output[3]                                                                            ;
; 9.000 ; 10.000       ; 1.000          ; High Pulse Width ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|output[4]                                                                            ;
; 9.000 ; 10.000       ; 1.000          ; Low Pulse Width  ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|output[4]                                                                            ;
; 9.000 ; 10.000       ; 1.000          ; High Pulse Width ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|output[5]                                                                            ;
; 9.000 ; 10.000       ; 1.000          ; Low Pulse Width  ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|output[5]                                                                            ;
; 9.000 ; 10.000       ; 1.000          ; High Pulse Width ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|output[6]                                                                            ;
; 9.000 ; 10.000       ; 1.000          ; Low Pulse Width  ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|output[6]                                                                            ;
; 9.000 ; 10.000       ; 1.000          ; High Pulse Width ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|output[7]                                                                            ;
; 9.000 ; 10.000       ; 1.000          ; Low Pulse Width  ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|output[7]                                                                            ;
; 9.000 ; 10.000       ; 1.000          ; High Pulse Width ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|output[8]                                                                            ;
; 9.000 ; 10.000       ; 1.000          ; Low Pulse Width  ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|output[8]                                                                            ;
; 9.000 ; 10.000       ; 1.000          ; High Pulse Width ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|start                                                                                ;
; 9.000 ; 10.000       ; 1.000          ; Low Pulse Width  ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|start                                                                                ;
; 9.000 ; 10.000       ; 1.000          ; High Pulse Width ; inst3|inst2|altpll_component|pll|clk[0] ; Fall       ; mmi:inst2|mmi_controller:inst|\set_7seg:tmp[0]                                                                      ;
; 9.000 ; 10.000       ; 1.000          ; Low Pulse Width  ; inst3|inst2|altpll_component|pll|clk[0] ; Fall       ; mmi:inst2|mmi_controller:inst|\set_7seg:tmp[0]                                                                      ;
; 9.000 ; 10.000       ; 1.000          ; High Pulse Width ; inst3|inst2|altpll_component|pll|clk[0] ; Fall       ; mmi:inst2|mmi_controller:inst|\set_7seg:tmp[1]                                                                      ;
; 9.000 ; 10.000       ; 1.000          ; Low Pulse Width  ; inst3|inst2|altpll_component|pll|clk[0] ; Fall       ; mmi:inst2|mmi_controller:inst|\set_7seg:tmp[1]                                                                      ;
; 9.000 ; 10.000       ; 1.000          ; High Pulse Width ; inst3|inst2|altpll_component|pll|clk[0] ; Fall       ; mmi:inst2|mmi_controller:inst|\set_7seg:tmp[2]                                                                      ;
; 9.000 ; 10.000       ; 1.000          ; Low Pulse Width  ; inst3|inst2|altpll_component|pll|clk[0] ; Fall       ; mmi:inst2|mmi_controller:inst|\set_7seg:tmp[2]                                                                      ;
; 9.000 ; 10.000       ; 1.000          ; High Pulse Width ; inst3|inst2|altpll_component|pll|clk[0] ; Fall       ; mmi:inst2|mmi_controller:inst|\set_7seg:tmp[3]                                                                      ;
; 9.000 ; 10.000       ; 1.000          ; Low Pulse Width  ; inst3|inst2|altpll_component|pll|clk[0] ; Fall       ; mmi:inst2|mmi_controller:inst|\set_7seg:tmp[3]                                                                      ;
; 9.000 ; 10.000       ; 1.000          ; High Pulse Width ; inst3|inst2|altpll_component|pll|clk[0] ; Fall       ; mmi:inst2|mmi_controller:inst|\set_7seg:tmp[4]                                                                      ;
; 9.000 ; 10.000       ; 1.000          ; Low Pulse Width  ; inst3|inst2|altpll_component|pll|clk[0] ; Fall       ; mmi:inst2|mmi_controller:inst|\set_7seg:tmp[4]                                                                      ;
; 9.000 ; 10.000       ; 1.000          ; High Pulse Width ; inst3|inst2|altpll_component|pll|clk[0] ; Fall       ; mmi:inst2|mmi_controller:inst|\set_7seg:tmp[5]                                                                      ;
; 9.000 ; 10.000       ; 1.000          ; Low Pulse Width  ; inst3|inst2|altpll_component|pll|clk[0] ; Fall       ; mmi:inst2|mmi_controller:inst|\set_7seg:tmp[5]                                                                      ;
; 9.000 ; 10.000       ; 1.000          ; High Pulse Width ; inst3|inst2|altpll_component|pll|clk[0] ; Fall       ; mmi:inst2|mmi_controller:inst|\set_7seg:tmp[6]                                                                      ;
; 9.000 ; 10.000       ; 1.000          ; Low Pulse Width  ; inst3|inst2|altpll_component|pll|clk[0] ; Fall       ; mmi:inst2|mmi_controller:inst|\set_7seg:tmp[6]                                                                      ;
; 9.000 ; 10.000       ; 1.000          ; High Pulse Width ; inst3|inst2|altpll_component|pll|clk[0] ; Fall       ; mmi:inst2|mmi_controller:inst|\set_7seg:tmp[7]                                                                      ;
; 9.000 ; 10.000       ; 1.000          ; Low Pulse Width  ; inst3|inst2|altpll_component|pll|clk[0] ; Fall       ; mmi:inst2|mmi_controller:inst|\set_7seg:tmp[7]                                                                      ;
; 9.000 ; 10.000       ; 1.000          ; High Pulse Width ; inst3|inst2|altpll_component|pll|clk[0] ; Fall       ; mmi:inst2|mmi_controller:inst|\set_LCD:tmp[0]                                                                       ;
; 9.000 ; 10.000       ; 1.000          ; Low Pulse Width  ; inst3|inst2|altpll_component|pll|clk[0] ; Fall       ; mmi:inst2|mmi_controller:inst|\set_LCD:tmp[0]                                                                       ;
; 9.000 ; 10.000       ; 1.000          ; High Pulse Width ; inst3|inst2|altpll_component|pll|clk[0] ; Fall       ; mmi:inst2|mmi_controller:inst|\set_LCD:tmp[1]                                                                       ;
; 9.000 ; 10.000       ; 1.000          ; Low Pulse Width  ; inst3|inst2|altpll_component|pll|clk[0] ; Fall       ; mmi:inst2|mmi_controller:inst|\set_LCD:tmp[1]                                                                       ;
; 9.000 ; 10.000       ; 1.000          ; High Pulse Width ; inst3|inst2|altpll_component|pll|clk[0] ; Fall       ; mmi:inst2|mmi_controller:inst|\set_LCD:tmp[2]                                                                       ;
; 9.000 ; 10.000       ; 1.000          ; Low Pulse Width  ; inst3|inst2|altpll_component|pll|clk[0] ; Fall       ; mmi:inst2|mmi_controller:inst|\set_LCD:tmp[2]                                                                       ;
+-------+--------------+----------------+------------------+-----------------------------------------+------------+---------------------------------------------------------------------------------------------------------------------+


+-------------------------------------------------------------------------------------------------------------------------------+
; Slow Model Minimum Pulse Width: 'CLOCK_50'                                                                                    ;
+--------+--------------+----------------+------------------+----------+------------+-------------------------------------------+
; Slack  ; Actual Width ; Required Width ; Type             ; Clock    ; Clock Edge ; Target                                    ;
+--------+--------------+----------------+------------------+----------+------------+-------------------------------------------+
; 10.000 ; 10.000       ; 0.000          ; High Pulse Width ; CLOCK_50 ; Rise       ; CLOCK_50|combout                          ;
; 10.000 ; 10.000       ; 0.000          ; Low Pulse Width  ; CLOCK_50 ; Rise       ; CLOCK_50|combout                          ;
; 10.000 ; 10.000       ; 0.000          ; High Pulse Width ; CLOCK_50 ; Rise       ; inst3|inst2|altpll_component|pll|clk[0]   ;
; 10.000 ; 10.000       ; 0.000          ; Low Pulse Width  ; CLOCK_50 ; Rise       ; inst3|inst2|altpll_component|pll|clk[0]   ;
; 10.000 ; 10.000       ; 0.000          ; High Pulse Width ; CLOCK_50 ; Rise       ; inst3|inst2|altpll_component|pll|inclk[0] ;
; 10.000 ; 10.000       ; 0.000          ; Low Pulse Width  ; CLOCK_50 ; Rise       ; inst3|inst2|altpll_component|pll|inclk[0] ;
; 17.620 ; 20.000       ; 2.380          ; Port Rate        ; CLOCK_50 ; Rise       ; CLOCK_50                                  ;
+--------+--------------+----------------+------------------+----------+------------+-------------------------------------------+


+------------------------------------------------------------------------------------------------------------------------------+
; Slow Model Minimum Pulse Width: 'CLOCK_27'                                                                                   ;
+--------+--------------+----------------+------------------+----------+------------+------------------------------------------+
; Slack  ; Actual Width ; Required Width ; Type             ; Clock    ; Clock Edge ; Target                                   ;
+--------+--------------+----------------+------------------+----------+------------+------------------------------------------+
; 18.518 ; 18.518       ; 0.000          ; High Pulse Width ; CLOCK_27 ; Rise       ; CLOCK_27|combout                         ;
; 18.518 ; 18.518       ; 0.000          ; High Pulse Width ; CLOCK_27 ; Rise       ; inst3|inst|altpll_component|pll|clk[0]   ;
; 18.518 ; 18.518       ; 0.000          ; High Pulse Width ; CLOCK_27 ; Rise       ; inst3|inst|altpll_component|pll|inclk[0] ;
; 18.519 ; 18.519       ; 0.000          ; Low Pulse Width  ; CLOCK_27 ; Rise       ; CLOCK_27|combout                         ;
; 18.519 ; 18.519       ; 0.000          ; Low Pulse Width  ; CLOCK_27 ; Rise       ; inst3|inst|altpll_component|pll|clk[0]   ;
; 18.519 ; 18.519       ; 0.000          ; Low Pulse Width  ; CLOCK_27 ; Rise       ; inst3|inst|altpll_component|pll|inclk[0] ;
; 34.657 ; 37.037       ; 2.380          ; Port Rate        ; CLOCK_27 ; Rise       ; CLOCK_27                                 ;
+--------+--------------+----------------+------------------+----------+------------+------------------------------------------+


+-----------------------------------------------------------------------------------------------+
; Setup Times                                                                                   ;
+-----------+------------+-------+-------+------------+-----------------------------------------+
; Data Port ; Clock Port ; Rise  ; Fall  ; Clock Edge ; Clock Reference                         ;
+-----------+------------+-------+-------+------------+-----------------------------------------+
; KEY[*]    ; CLOCK_50   ; 8.462 ; 8.462 ; Rise       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  KEY[0]   ; CLOCK_50   ; 8.138 ; 8.138 ; Rise       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  KEY[1]   ; CLOCK_50   ; 8.462 ; 8.462 ; Rise       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  KEY[2]   ; CLOCK_50   ; 8.108 ; 8.108 ; Rise       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  KEY[3]   ; CLOCK_50   ; 8.084 ; 8.084 ; Rise       ; inst3|inst2|altpll_component|pll|clk[0] ;
; SW[*]     ; CLOCK_50   ; 4.336 ; 4.336 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  SW[1]    ; CLOCK_50   ; 4.336 ; 4.336 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
+-----------+------------+-------+-------+------------+-----------------------------------------+


+-------------------------------------------------------------------------------------------------+
; Hold Times                                                                                      ;
+-----------+------------+--------+--------+------------+-----------------------------------------+
; Data Port ; Clock Port ; Rise   ; Fall   ; Clock Edge ; Clock Reference                         ;
+-----------+------------+--------+--------+------------+-----------------------------------------+
; KEY[*]    ; CLOCK_50   ; -4.958 ; -4.958 ; Rise       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  KEY[0]   ; CLOCK_50   ; -4.958 ; -4.958 ; Rise       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  KEY[1]   ; CLOCK_50   ; -5.719 ; -5.719 ; Rise       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  KEY[2]   ; CLOCK_50   ; -5.581 ; -5.581 ; Rise       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  KEY[3]   ; CLOCK_50   ; -6.087 ; -6.087 ; Rise       ; inst3|inst2|altpll_component|pll|clk[0] ;
; SW[*]     ; CLOCK_50   ; -0.722 ; -0.722 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  SW[1]    ; CLOCK_50   ; -0.722 ; -0.722 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
+-----------+------------+--------+--------+------------+-----------------------------------------+


+--------------------------------------------------------------------------------------------------+
; Clock to Output Times                                                                            ;
+--------------+------------+-------+-------+------------+-----------------------------------------+
; Data Port    ; Clock Port ; Rise  ; Fall  ; Clock Edge ; Clock Reference                         ;
+--------------+------------+-------+-------+------------+-----------------------------------------+
; LCD_DATA[*]  ; CLOCK_50   ; 7.270 ; 7.270 ; Rise       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  LCD_DATA[0] ; CLOCK_50   ; 6.175 ; 6.175 ; Rise       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  LCD_DATA[1] ; CLOCK_50   ; 7.106 ; 7.106 ; Rise       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  LCD_DATA[2] ; CLOCK_50   ; 5.921 ; 5.921 ; Rise       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  LCD_DATA[3] ; CLOCK_50   ; 6.926 ; 6.926 ; Rise       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  LCD_DATA[4] ; CLOCK_50   ; 7.218 ; 7.218 ; Rise       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  LCD_DATA[5] ; CLOCK_50   ; 6.426 ; 6.426 ; Rise       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  LCD_DATA[6] ; CLOCK_50   ; 6.924 ; 6.924 ; Rise       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  LCD_DATA[7] ; CLOCK_50   ; 7.270 ; 7.270 ; Rise       ; inst3|inst2|altpll_component|pll|clk[0] ;
; LCD_EN       ; CLOCK_50   ; 6.095 ; 6.095 ; Rise       ; inst3|inst2|altpll_component|pll|clk[0] ;
; LCD_RS       ; CLOCK_50   ; 7.558 ; 7.558 ; Rise       ; inst3|inst2|altpll_component|pll|clk[0] ;
; HEX0[*]      ; CLOCK_50   ; 6.814 ; 6.814 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX0[0]     ; CLOCK_50   ; 5.165 ; 5.165 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX0[1]     ; CLOCK_50   ; 5.134 ; 5.134 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX0[2]     ; CLOCK_50   ; 6.627 ; 6.627 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX0[3]     ; CLOCK_50   ; 6.783 ; 6.783 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX0[4]     ; CLOCK_50   ; 6.791 ; 6.791 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX0[5]     ; CLOCK_50   ; 6.786 ; 6.786 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX0[6]     ; CLOCK_50   ; 6.814 ; 6.814 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
; HEX1[*]      ; CLOCK_50   ; 5.320 ; 5.320 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX1[0]     ; CLOCK_50   ; 5.320 ; 5.320 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX1[1]     ; CLOCK_50   ; 5.267 ; 5.267 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX1[2]     ; CLOCK_50   ; 4.864 ; 4.864 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX1[3]     ; CLOCK_50   ; 4.824 ; 4.824 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX1[4]     ; CLOCK_50   ; 4.887 ; 4.887 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX1[5]     ; CLOCK_50   ; 5.019 ; 5.019 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX1[6]     ; CLOCK_50   ; 5.129 ; 5.129 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
; HEX2[*]      ; CLOCK_50   ; 7.811 ; 7.811 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX2[0]     ; CLOCK_50   ; 7.067 ; 7.067 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX2[1]     ; CLOCK_50   ; 7.149 ; 7.149 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX2[2]     ; CLOCK_50   ; 7.526 ; 7.526 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX2[3]     ; CLOCK_50   ; 7.811 ; 7.811 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX2[4]     ; CLOCK_50   ; 6.775 ; 6.775 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX2[5]     ; CLOCK_50   ; 7.685 ; 7.685 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX2[6]     ; CLOCK_50   ; 7.430 ; 7.430 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
; HEX3[*]      ; CLOCK_50   ; 8.100 ; 8.100 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX3[0]     ; CLOCK_50   ; 6.504 ; 6.504 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX3[1]     ; CLOCK_50   ; 6.738 ; 6.738 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX3[2]     ; CLOCK_50   ; 6.586 ; 6.586 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX3[3]     ; CLOCK_50   ; 7.739 ; 7.739 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX3[4]     ; CLOCK_50   ; 7.155 ; 7.155 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX3[5]     ; CLOCK_50   ; 7.822 ; 7.822 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX3[6]     ; CLOCK_50   ; 8.100 ; 8.100 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
; HEX4[*]      ; CLOCK_50   ; 7.362 ; 7.362 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX4[0]     ; CLOCK_50   ; 4.849 ; 4.849 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX4[1]     ; CLOCK_50   ; 5.044 ; 5.044 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX4[2]     ; CLOCK_50   ; 5.053 ; 5.053 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX4[3]     ; CLOCK_50   ; 4.844 ; 4.844 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX4[4]     ; CLOCK_50   ; 5.045 ; 5.045 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX4[5]     ; CLOCK_50   ; 5.032 ; 5.032 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX4[6]     ; CLOCK_50   ; 7.362 ; 7.362 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
; HEX6[*]      ; CLOCK_50   ; 7.725 ; 7.725 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX6[0]     ; CLOCK_50   ; 7.316 ; 7.316 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX6[1]     ; CLOCK_50   ; 7.157 ; 7.157 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX6[2]     ; CLOCK_50   ; 6.394 ; 6.394 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX6[3]     ; CLOCK_50   ; 7.725 ; 7.725 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX6[4]     ; CLOCK_50   ; 6.396 ; 6.396 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX6[5]     ; CLOCK_50   ; 5.789 ; 5.789 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX6[6]     ; CLOCK_50   ; 7.376 ; 7.376 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
; HEX7[*]      ; CLOCK_50   ; 6.573 ; 6.573 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX7[0]     ; CLOCK_50   ; 6.498 ; 6.498 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX7[1]     ; CLOCK_50   ; 6.573 ; 6.573 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX7[2]     ; CLOCK_50   ; 5.786 ; 5.786 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX7[3]     ; CLOCK_50   ; 5.973 ; 5.973 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX7[4]     ; CLOCK_50   ; 5.987 ; 5.987 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX7[5]     ; CLOCK_50   ; 6.515 ; 6.515 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX7[6]     ; CLOCK_50   ; 6.103 ; 6.103 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
; AUD_XCK      ; CLOCK_27   ; 6.273 ;       ; Rise       ; inst3|inst|altpll_component|pll|clk[0]  ;
; AUD_XCK      ; CLOCK_27   ;       ; 6.273 ; Fall       ; inst3|inst|altpll_component|pll|clk[0]  ;
+--------------+------------+-------+-------+------------+-----------------------------------------+


+--------------------------------------------------------------------------------------------------+
; Minimum Clock to Output Times                                                                    ;
+--------------+------------+-------+-------+------------+-----------------------------------------+
; Data Port    ; Clock Port ; Rise  ; Fall  ; Clock Edge ; Clock Reference                         ;
+--------------+------------+-------+-------+------------+-----------------------------------------+
; LCD_DATA[*]  ; CLOCK_50   ; 5.921 ; 5.921 ; Rise       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  LCD_DATA[0] ; CLOCK_50   ; 6.175 ; 6.175 ; Rise       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  LCD_DATA[1] ; CLOCK_50   ; 7.106 ; 7.106 ; Rise       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  LCD_DATA[2] ; CLOCK_50   ; 5.921 ; 5.921 ; Rise       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  LCD_DATA[3] ; CLOCK_50   ; 6.926 ; 6.926 ; Rise       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  LCD_DATA[4] ; CLOCK_50   ; 7.218 ; 7.218 ; Rise       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  LCD_DATA[5] ; CLOCK_50   ; 6.426 ; 6.426 ; Rise       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  LCD_DATA[6] ; CLOCK_50   ; 6.924 ; 6.924 ; Rise       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  LCD_DATA[7] ; CLOCK_50   ; 7.270 ; 7.270 ; Rise       ; inst3|inst2|altpll_component|pll|clk[0] ;
; LCD_EN       ; CLOCK_50   ; 6.095 ; 6.095 ; Rise       ; inst3|inst2|altpll_component|pll|clk[0] ;
; LCD_RS       ; CLOCK_50   ; 7.558 ; 7.558 ; Rise       ; inst3|inst2|altpll_component|pll|clk[0] ;
; HEX0[*]      ; CLOCK_50   ; 5.134 ; 5.134 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX0[0]     ; CLOCK_50   ; 5.165 ; 5.165 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX0[1]     ; CLOCK_50   ; 5.134 ; 5.134 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX0[2]     ; CLOCK_50   ; 6.627 ; 6.627 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX0[3]     ; CLOCK_50   ; 6.783 ; 6.783 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX0[4]     ; CLOCK_50   ; 6.791 ; 6.791 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX0[5]     ; CLOCK_50   ; 6.786 ; 6.786 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX0[6]     ; CLOCK_50   ; 6.814 ; 6.814 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
; HEX1[*]      ; CLOCK_50   ; 4.824 ; 4.824 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX1[0]     ; CLOCK_50   ; 5.320 ; 5.320 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX1[1]     ; CLOCK_50   ; 5.267 ; 5.267 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX1[2]     ; CLOCK_50   ; 4.864 ; 4.864 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX1[3]     ; CLOCK_50   ; 4.824 ; 4.824 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX1[4]     ; CLOCK_50   ; 4.887 ; 4.887 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX1[5]     ; CLOCK_50   ; 5.019 ; 5.019 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX1[6]     ; CLOCK_50   ; 5.129 ; 5.129 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
; HEX2[*]      ; CLOCK_50   ; 6.775 ; 6.775 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX2[0]     ; CLOCK_50   ; 7.067 ; 7.067 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX2[1]     ; CLOCK_50   ; 7.149 ; 7.149 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX2[2]     ; CLOCK_50   ; 7.526 ; 7.526 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX2[3]     ; CLOCK_50   ; 7.811 ; 7.811 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX2[4]     ; CLOCK_50   ; 6.775 ; 6.775 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX2[5]     ; CLOCK_50   ; 7.685 ; 7.685 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX2[6]     ; CLOCK_50   ; 7.430 ; 7.430 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
; HEX3[*]      ; CLOCK_50   ; 6.504 ; 6.504 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX3[0]     ; CLOCK_50   ; 6.504 ; 6.504 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX3[1]     ; CLOCK_50   ; 6.738 ; 6.738 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX3[2]     ; CLOCK_50   ; 6.586 ; 6.586 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX3[3]     ; CLOCK_50   ; 7.739 ; 7.739 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX3[4]     ; CLOCK_50   ; 7.155 ; 7.155 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX3[5]     ; CLOCK_50   ; 7.822 ; 7.822 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX3[6]     ; CLOCK_50   ; 8.100 ; 8.100 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
; HEX4[*]      ; CLOCK_50   ; 4.844 ; 4.844 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX4[0]     ; CLOCK_50   ; 4.849 ; 4.849 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX4[1]     ; CLOCK_50   ; 5.044 ; 5.044 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX4[2]     ; CLOCK_50   ; 5.053 ; 5.053 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX4[3]     ; CLOCK_50   ; 4.844 ; 4.844 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX4[4]     ; CLOCK_50   ; 5.045 ; 5.045 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX4[5]     ; CLOCK_50   ; 5.032 ; 5.032 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX4[6]     ; CLOCK_50   ; 7.362 ; 7.362 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
; HEX6[*]      ; CLOCK_50   ; 5.789 ; 5.789 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX6[0]     ; CLOCK_50   ; 7.316 ; 7.316 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX6[1]     ; CLOCK_50   ; 7.157 ; 7.157 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX6[2]     ; CLOCK_50   ; 6.394 ; 6.394 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX6[3]     ; CLOCK_50   ; 7.725 ; 7.725 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX6[4]     ; CLOCK_50   ; 6.396 ; 6.396 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX6[5]     ; CLOCK_50   ; 5.789 ; 5.789 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX6[6]     ; CLOCK_50   ; 7.376 ; 7.376 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
; HEX7[*]      ; CLOCK_50   ; 5.786 ; 5.786 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX7[0]     ; CLOCK_50   ; 6.498 ; 6.498 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX7[1]     ; CLOCK_50   ; 6.573 ; 6.573 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX7[2]     ; CLOCK_50   ; 5.786 ; 5.786 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX7[3]     ; CLOCK_50   ; 5.973 ; 5.973 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX7[4]     ; CLOCK_50   ; 5.987 ; 5.987 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX7[5]     ; CLOCK_50   ; 6.515 ; 6.515 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX7[6]     ; CLOCK_50   ; 6.103 ; 6.103 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
; AUD_XCK      ; CLOCK_27   ; 6.273 ;       ; Rise       ; inst3|inst|altpll_component|pll|clk[0]  ;
; AUD_XCK      ; CLOCK_27   ;       ; 6.273 ; Fall       ; inst3|inst|altpll_component|pll|clk[0]  ;
+--------------+------------+-------+-------+------------+-----------------------------------------+


+----------------------------------------------------+
; Propagation Delay                                  ;
+------------+-------------+-------+----+----+-------+
; Input Port ; Output Port ; RR    ; RF ; FR ; FF    ;
+------------+-------------+-------+----+----+-------+
; AUD_ADCDAT ; AUD_DACDAT  ; 8.933 ;    ;    ; 8.933 ;
+------------+-------------+-------+----+----+-------+


+----------------------------------------------------+
; Minimum Propagation Delay                          ;
+------------+-------------+-------+----+----+-------+
; Input Port ; Output Port ; RR    ; RF ; FR ; FF    ;
+------------+-------------+-------+----+----+-------+
; AUD_ADCDAT ; AUD_DACDAT  ; 8.933 ;    ;    ; 8.933 ;
+------------+-------------+-------+----+----+-------+


+-----------------------------------------------------------------+
; Fast Model Setup Summary                                        ;
+-----------------------------------------+-------+---------------+
; Clock                                   ; Slack ; End Point TNS ;
+-----------------------------------------+-------+---------------+
; inst3|inst2|altpll_component|pll|clk[0] ; 5.521 ; 0.000         ;
+-----------------------------------------+-------+---------------+


+-----------------------------------------------------------------+
; Fast Model Hold Summary                                         ;
+-----------------------------------------+-------+---------------+
; Clock                                   ; Slack ; End Point TNS ;
+-----------------------------------------+-------+---------------+
; inst3|inst2|altpll_component|pll|clk[0] ; 0.215 ; 0.000         ;
+-----------------------------------------+-------+---------------+


-------------------------------
; Fast Model Recovery Summary ;
-------------------------------
No paths to report.


------------------------------
; Fast Model Removal Summary ;
------------------------------
No paths to report.


+------------------------------------------------------------------+
; Fast Model Minimum Pulse Width Summary                           ;
+-----------------------------------------+--------+---------------+
; Clock                                   ; Slack  ; End Point TNS ;
+-----------------------------------------+--------+---------------+
; inst3|inst2|altpll_component|pll|clk[0] ; 8.077  ; 0.000         ;
; CLOCK_50                                ; 10.000 ; 0.000         ;
; CLOCK_27                                ; 18.518 ; 0.000         ;
+-----------------------------------------+--------+---------------+


+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fast Model Setup: 'inst3|inst2|altpll_component|pll|clk[0]'                                                                                                                                                              ;
+-------+------------------------------------------+------------------------------------------+-----------------------------------------+-----------------------------------------+--------------+------------+------------+
; Slack ; From Node                                ; To Node                                  ; Launch Clock                            ; Latch Clock                             ; Relationship ; Clock Skew ; Data Delay ;
+-------+------------------------------------------+------------------------------------------+-----------------------------------------+-----------------------------------------+--------------+------------+------------+
; 5.521 ; mmi:inst2|mmi_controller:inst|filter[1]  ; mmi:inst2|mmi_controller:inst|db_ones[6] ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 10.000       ; 0.011      ; 4.522      ;
; 5.525 ; mmi:inst2|mmi_controller:inst|filter[6]  ; mmi:inst2|mmi_controller:inst|db_ten[4]  ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 10.000       ; 0.016      ; 4.523      ;
; 5.525 ; mmi:inst2|mmi_controller:inst|filter[6]  ; mmi:inst2|mmi_controller:inst|db_ten[2]  ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 10.000       ; 0.016      ; 4.523      ;
; 5.530 ; mmi:inst2|mmi_controller:inst|filter[1]  ; mmi:inst2|mmi_controller:inst|db_ones[3] ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 10.000       ; 0.011      ; 4.513      ;
; 5.533 ; mmi:inst2|mmi_controller:inst|filter[6]  ; mmi:inst2|mmi_controller:inst|db_ten[6]  ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 10.000       ; 0.005      ; 4.504      ;
; 5.533 ; mmi:inst2|mmi_controller:inst|filter[6]  ; mmi:inst2|mmi_controller:inst|db_ten[3]  ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 10.000       ; 0.005      ; 4.504      ;
; 5.533 ; mmi:inst2|mmi_controller:inst|filter[6]  ; mmi:inst2|mmi_controller:inst|db_ten[0]  ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 10.000       ; 0.005      ; 4.504      ;
; 5.538 ; mmi:inst2|mmi_controller:inst|filter[6]  ; mmi:inst2|mmi_controller:inst|db_ones[5] ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 10.000       ; 0.005      ; 4.499      ;
; 5.538 ; mmi:inst2|mmi_controller:inst|filter[6]  ; mmi:inst2|mmi_controller:inst|db_ones[2] ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 10.000       ; 0.005      ; 4.499      ;
; 5.546 ; mmi:inst2|mmi_controller:inst|filter[1]  ; mmi:inst2|mmi_controller:inst|db_ten[5]  ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 10.000       ; 0.017      ; 4.503      ;
; 5.548 ; mmi:inst2|mmi_controller:inst|filter[13] ; mmi:inst2|mmi_controller:inst|db_ten[4]  ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 10.000       ; 0.016      ; 4.500      ;
; 5.548 ; mmi:inst2|mmi_controller:inst|filter[13] ; mmi:inst2|mmi_controller:inst|db_ten[2]  ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 10.000       ; 0.016      ; 4.500      ;
; 5.556 ; mmi:inst2|mmi_controller:inst|filter[13] ; mmi:inst2|mmi_controller:inst|db_ten[6]  ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 10.000       ; 0.005      ; 4.481      ;
; 5.556 ; mmi:inst2|mmi_controller:inst|filter[13] ; mmi:inst2|mmi_controller:inst|db_ten[3]  ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 10.000       ; 0.005      ; 4.481      ;
; 5.556 ; mmi:inst2|mmi_controller:inst|filter[13] ; mmi:inst2|mmi_controller:inst|db_ten[0]  ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 10.000       ; 0.005      ; 4.481      ;
; 5.561 ; mmi:inst2|mmi_controller:inst|filter[13] ; mmi:inst2|mmi_controller:inst|db_ones[5] ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 10.000       ; 0.005      ; 4.476      ;
; 5.561 ; mmi:inst2|mmi_controller:inst|filter[13] ; mmi:inst2|mmi_controller:inst|db_ones[2] ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 10.000       ; 0.005      ; 4.476      ;
; 5.567 ; mmi:inst2|mmi_controller:inst|filter[13] ; mmi:inst2|mmi_controller:inst|db_ones[6] ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 10.000       ; 0.011      ; 4.476      ;
; 5.576 ; mmi:inst2|mmi_controller:inst|filter[13] ; mmi:inst2|mmi_controller:inst|db_ones[3] ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 10.000       ; 0.011      ; 4.467      ;
; 5.584 ; mmi:inst2|mmi_controller:inst|filter[6]  ; mmi:inst2|mmi_controller:inst|db_ten[5]  ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 10.000       ; 0.017      ; 4.465      ;
; 5.592 ; mmi:inst2|mmi_controller:inst|filter[13] ; mmi:inst2|mmi_controller:inst|db_ten[5]  ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 10.000       ; 0.017      ; 4.457      ;
; 5.598 ; mmi:inst2|mmi_controller:inst|filter[11] ; mmi:inst2|mmi_controller:inst|db_ten[4]  ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 10.000       ; 0.016      ; 4.450      ;
; 5.598 ; mmi:inst2|mmi_controller:inst|filter[11] ; mmi:inst2|mmi_controller:inst|db_ten[2]  ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 10.000       ; 0.016      ; 4.450      ;
; 5.599 ; mmi:inst2|mmi_controller:inst|filter[1]  ; mmi:inst2|mmi_controller:inst|db_ten[4]  ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 10.000       ; 0.016      ; 4.449      ;
; 5.599 ; mmi:inst2|mmi_controller:inst|filter[1]  ; mmi:inst2|mmi_controller:inst|db_ten[2]  ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 10.000       ; 0.016      ; 4.449      ;
; 5.606 ; mmi:inst2|mmi_controller:inst|filter[11] ; mmi:inst2|mmi_controller:inst|db_ten[6]  ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 10.000       ; 0.005      ; 4.431      ;
; 5.606 ; mmi:inst2|mmi_controller:inst|filter[11] ; mmi:inst2|mmi_controller:inst|db_ten[3]  ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 10.000       ; 0.005      ; 4.431      ;
; 5.606 ; mmi:inst2|mmi_controller:inst|filter[11] ; mmi:inst2|mmi_controller:inst|db_ten[0]  ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 10.000       ; 0.005      ; 4.431      ;
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; 5.678 ; mmi:inst2|mmi_controller:inst|filter[12] ; mmi:inst2|mmi_controller:inst|db_ten[3]  ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 10.000       ; 0.005      ; 4.359      ;
; 5.678 ; mmi:inst2|mmi_controller:inst|filter[12] ; mmi:inst2|mmi_controller:inst|db_ten[0]  ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 10.000       ; 0.005      ; 4.359      ;
; 5.683 ; mmi:inst2|mmi_controller:inst|filter[12] ; mmi:inst2|mmi_controller:inst|db_ones[5] ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 10.000       ; 0.005      ; 4.354      ;
; 5.683 ; mmi:inst2|mmi_controller:inst|filter[12] ; mmi:inst2|mmi_controller:inst|db_ones[2] ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 10.000       ; 0.005      ; 4.354      ;
; 5.689 ; mmi:inst2|mmi_controller:inst|filter[12] ; mmi:inst2|mmi_controller:inst|db_ones[6] ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 10.000       ; 0.011      ; 4.354      ;
; 5.689 ; mmi:inst2|mmi_controller:inst|filter[8]  ; mmi:inst2|mmi_controller:inst|db_ten[5]  ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 10.000       ; 0.017      ; 4.360      ;
; 5.691 ; mmi:inst2|mmi_controller:inst|filter[10] ; mmi:inst2|mmi_controller:inst|db_ten[5]  ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 10.000       ; 0.018      ; 4.359      ;
; 5.698 ; mmi:inst2|mmi_controller:inst|filter[12] ; mmi:inst2|mmi_controller:inst|db_ones[3] ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 10.000       ; 0.011      ; 4.345      ;
; 5.698 ; mmi:inst2|mmi_controller:inst|filter[9]  ; mmi:inst2|mmi_controller:inst|db_ten[4]  ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 10.000       ; 0.016      ; 4.350      ;
; 5.698 ; mmi:inst2|mmi_controller:inst|filter[9]  ; mmi:inst2|mmi_controller:inst|db_ten[2]  ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 10.000       ; 0.016      ; 4.350      ;
+-------+------------------------------------------+------------------------------------------+-----------------------------------------+-----------------------------------------+--------------+------------+------------+


+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fast Model Hold: 'inst3|inst2|altpll_component|pll|clk[0]'                                                                                                                                                                                                                                 ;
+-------+---------------------------------------------------------------------------+---------------------------------------------------------------------------+-----------------------------------------+-----------------------------------------+--------------+------------+------------+
; Slack ; From Node                                                                 ; To Node                                                                   ; Launch Clock                            ; Latch Clock                             ; Relationship ; Clock Skew ; Data Delay ;
+-------+---------------------------------------------------------------------------+---------------------------------------------------------------------------+-----------------------------------------+-----------------------------------------+--------------+------------+------------+
; 0.215 ; mmi:inst2|lcd_controller:inst2|index[0]                                   ; mmi:inst2|lcd_controller:inst2|index[0]                                   ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; mmi:inst2|lcd_controller:inst2|index[2]                                   ; mmi:inst2|lcd_controller:inst2|index[2]                                   ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; mmi:inst2|lcd_controller:inst2|index[1]                                   ; mmi:inst2|lcd_controller:inst2|index[1]                                   ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; mmi:inst2|lcd_controller:inst2|delay[16]                                  ; mmi:inst2|lcd_controller:inst2|delay[16]                                  ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; mmi:inst2|lcd_controller:inst2|delay[17]                                  ; mmi:inst2|lcd_controller:inst2|delay[17]                                  ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; mmi:inst2|lcd_controller:inst2|delay[19]                                  ; mmi:inst2|lcd_controller:inst2|delay[19]                                  ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; mmi:inst2|lcd_controller:inst2|delay[18]                                  ; mmi:inst2|lcd_controller:inst2|delay[18]                                  ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; mmi:inst2|lcd_controller:inst2|delay[0]                                   ; mmi:inst2|lcd_controller:inst2|delay[0]                                   ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; mmi:inst2|lcd_controller:inst2|lcd_en                                     ; mmi:inst2|lcd_controller:inst2|lcd_en                                     ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; mmi:inst2|lcd_controller:inst2|output[7]                                  ; mmi:inst2|lcd_controller:inst2|output[7]                                  ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; mmi:inst2|mmi_controller:inst|\set_7seg:tmp[5]                            ; mmi:inst2|mmi_controller:inst|\set_7seg:tmp[5]                            ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; mmi:inst2|mmi_controller:inst|\set_7seg:tmp[7]                            ; mmi:inst2|mmi_controller:inst|\set_7seg:tmp[7]                            ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; mmi:inst2|mmi_controller:inst|\set_7seg:tmp[6]                            ; mmi:inst2|mmi_controller:inst|\set_7seg:tmp[6]                            ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; mmi:inst2|mmi_controller:inst|\set_7seg:tmp[2]                            ; mmi:inst2|mmi_controller:inst|\set_7seg:tmp[2]                            ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; mmi:inst2|mmi_controller:inst|\set_7seg:tmp[0]                            ; mmi:inst2|mmi_controller:inst|\set_7seg:tmp[0]                            ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; mmi:inst2|mmi_controller:inst|\set_7seg:tmp[1]                            ; mmi:inst2|mmi_controller:inst|\set_7seg:tmp[1]                            ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; mmi:inst2|mmi_controller:inst|\set_7seg:tmp[4]                            ; mmi:inst2|mmi_controller:inst|\set_7seg:tmp[4]                            ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; mmi:inst2|mmi_controller:inst|\set_7seg:tmp[3]                            ; mmi:inst2|mmi_controller:inst|\set_7seg:tmp[3]                            ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; mmi:inst2|mmi_controller:inst|filter_ones[6]                              ; mmi:inst2|mmi_controller:inst|filter_ones[6]                              ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; mmi:inst2|mmi_controller:inst|filter_ones[5]                              ; mmi:inst2|mmi_controller:inst|filter_ones[5]                              ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; mmi:inst2|mmi_controller:inst|filter_ones[4]                              ; mmi:inst2|mmi_controller:inst|filter_ones[4]                              ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; mmi:inst2|mmi_controller:inst|filter_ones[3]                              ; mmi:inst2|mmi_controller:inst|filter_ones[3]                              ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; mmi:inst2|mmi_controller:inst|filter_ones[2]                              ; mmi:inst2|mmi_controller:inst|filter_ones[2]                              ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; mmi:inst2|mmi_controller:inst|filter_ones[1]                              ; mmi:inst2|mmi_controller:inst|filter_ones[1]                              ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; mmi:inst2|mmi_controller:inst|filter_ones[0]                              ; mmi:inst2|mmi_controller:inst|filter_ones[0]                              ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; mmi:inst2|mmi_controller:inst|lcd_3[3]                                    ; mmi:inst2|mmi_controller:inst|lcd_3[3]                                    ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; mmi:inst2|mmi_controller:inst|lcd_4[3]_OTERM7_OTERM133                    ; mmi:inst2|mmi_controller:inst|lcd_4[3]_OTERM7_OTERM133                    ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; mmi:inst2|mmi_controller:inst|lcd_4[3]_OTERM5_OTERM121                    ; mmi:inst2|mmi_controller:inst|lcd_4[3]_OTERM5_OTERM121                    ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; mmi:inst2|mmi_controller:inst|lcd_4[3]_OTERM3_OTERM125                    ; mmi:inst2|mmi_controller:inst|lcd_4[3]_OTERM3_OTERM125                    ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; mmi:inst2|mmi_controller:inst|lcd_4[3]_OTERM1_OTERM131                    ; mmi:inst2|mmi_controller:inst|lcd_4[3]_OTERM1_OTERM131                    ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; mmi:inst2|mmi_controller:inst|lcd_6[3]_OTERM33_OTERM115_OTERM254          ; mmi:inst2|mmi_controller:inst|lcd_6[3]_OTERM33_OTERM115_OTERM254          ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.367      ;
; 0.215 ; mmi:inst2|mmi_controller:inst|lcd_5[1]_OTERM49_OTERM83_OTERM234           ; mmi:inst2|mmi_controller:inst|lcd_5[1]_OTERM49_OTERM83_OTERM234           ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.367      ;
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; 0.242 ; mmi:inst2|mmi_controller:inst|lcd_6[3]_OTERM31_OTERM97_OTERM154_OTERM306  ; mmi:inst2|mmi_controller:inst|lcd_6[3]_OTERM31_OTERM97_OTERM154_OTERM308  ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.394      ;
; 0.242 ; mmi:inst2|mmi_controller:inst|lcd_6[2]_OTERM39_OTERM111_OTERM312          ; mmi:inst2|mmi_controller:inst|lcd_6[2]_OTERM39_OTERM111_OTERM310          ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.394      ;
; 0.242 ; mmi:inst2|mmi_controller:inst|lcd_6[1]_OTERM37_OTERM77_OTERM240           ; mmi:inst2|mmi_controller:inst|lcd_6[1]_OTERM37_OTERM77_OTERM238           ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.394      ;
; 0.243 ; mmi:inst2|mmi_controller:inst|f9_db[7]                                    ; mmi:inst2|mmi_controller:inst|f9_db[7]                                    ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.395      ;
; 0.243 ; mmi:inst2|mmi_controller:inst|f11_db[7]                                   ; mmi:inst2|mmi_controller:inst|f11_db[7]                                   ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.395      ;
; 0.243 ; mmi:inst2|mmi_controller:inst|lcd_6[3]_OTERM31_OTERM97_OTERM156_OTERM302  ; mmi:inst2|mmi_controller:inst|lcd_6[3]_OTERM31_OTERM97_OTERM156_OTERM304  ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.395      ;
; 0.243 ; mmi:inst2|mmi_controller:inst|lcd_6[2]_OTERM39_OTERM107_OTERM222          ; mmi:inst2|mmi_controller:inst|lcd_6[2]_OTERM39_OTERM107_OTERM224          ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.395      ;
; 0.243 ; mmi:inst2|mmi_controller:inst|lcd_6[2]_OTERM39_OTERM109_OTERM152_OTERM294 ; mmi:inst2|mmi_controller:inst|lcd_6[2]_OTERM39_OTERM109_OTERM152_OTERM296 ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.395      ;
; 0.244 ; mmi:inst2|mmi_controller:inst|lcd_6[2]_OTERM39_OTERM109_OTERM150_OTERM298 ; mmi:inst2|mmi_controller:inst|lcd_6[2]_OTERM39_OTERM109_OTERM150_OTERM300 ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.396      ;
; 0.248 ; mmi:inst2|mmi_controller:inst|f8_db[7]                                    ; mmi:inst2|mmi_controller:inst|f8_db[7]                                    ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.400      ;
; 0.253 ; mmi:inst2|mmi_controller:inst|filter[13]                                  ; mmi:inst2|mmi_controller:inst|filter[14]                                  ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.405      ;
; 0.253 ; mmi:inst2|mmi_controller:inst|lcd_4[3]_OTERM1_OTERM129                    ; mmi:inst2|mmi_controller:inst|lcd_6[2]_OTERM41_OTERM99_OTERM246           ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.405      ;
; 0.257 ; mmi:inst2|mmi_controller:inst|lcd_4[3]_OTERM1_OTERM129                    ; mmi:inst2|mmi_controller:inst|lcd_4[3]_OTERM1_OTERM131                    ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.409      ;
; 0.261 ; mmi:inst2|mmi_controller:inst|f5_db[7]                                    ; mmi:inst2|mmi_controller:inst|f5_db[7]                                    ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.413      ;
; 0.266 ; mmi:inst2|mmi_controller:inst|lcd_5[2]_OTERM45                            ; mmi:inst2|mmi_controller:inst|lcd_6[1]_OTERM35_OTERM89_OTERM145_OTERM280  ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.418      ;
; 0.266 ; mmi:inst2|mmi_controller:inst|lcd_5[2]_OTERM45                            ; mmi:inst2|mmi_controller:inst|lcd_5[2]_OTERM43                            ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.418      ;
; 0.268 ; mmi:inst2|mmi_controller:inst|lcd_5[2]_OTERM45                            ; mmi:inst2|mmi_controller:inst|lcd_5[1]_OTERM49_OTERM83_OTERM234           ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.420      ;
; 0.269 ; mmi:inst2|mmi_controller:inst|lcd_5[2]_OTERM45                            ; mmi:inst2|mmi_controller:inst|lcd_5[1]_OTERM49_OTERM81_OTERM204           ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.421      ;
; 0.269 ; mmi:inst2|mmi_controller:inst|lcd_5[2]_OTERM45                            ; mmi:inst2|mmi_controller:inst|lcd_6[1]_OTERM35_OTERM89_OTERM143_OTERM292  ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.421      ;
; 0.273 ; mmi:inst2|lcd_controller:inst2|index[1]                                   ; mmi:inst2|lcd_controller:inst2|index[2]                                   ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.425      ;
; 0.307 ; mmi:inst2|mmi_controller:inst|filter[2]                                   ; mmi:inst2|mmi_controller:inst|filter[1]                                   ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.459      ;
; 0.316 ; mmi:inst2|mmi_controller:inst|lcd_6[1]_OTERM35_OTERM89_OTERM141_OTERM282  ; mmi:inst2|mmi_controller:inst|lcd_6[1]_OTERM35_OTERM89_OTERM141_OTERM284  ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 0.000        ; 0.001      ; 0.469      ;
; 0.351 ; mmi:inst2|lcd_controller:inst2|index[2]                                   ; mmi:inst2|lcd_controller:inst2|index[1]                                   ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.503      ;
; 0.352 ; mmi:inst2|lcd_controller:inst2|index[2]                                   ; mmi:inst2|lcd_controller:inst2|index[0]                                   ; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.504      ;
+-------+---------------------------------------------------------------------------+---------------------------------------------------------------------------+-----------------------------------------+-----------------------------------------+--------------+------------+------------+


+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fast Model Minimum Pulse Width: 'inst3|inst2|altpll_component|pll|clk[0]'                                                                                                                                                             ;
+-------+--------------+----------------+------------------+-----------------------------------------+------------+---------------------------------------------------------------------------------------------------------------------+
; Slack ; Actual Width ; Required Width ; Type             ; Clock                                   ; Clock Edge ; Target                                                                                                              ;
+-------+--------------+----------------+------------------+-----------------------------------------+------------+---------------------------------------------------------------------------------------------------------------------+
; 8.077 ; 10.000       ; 1.923          ; High Pulse Width ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|altsyncram:Mux9_rtl_0|altsyncram_hk01:auto_generated|ram_block1a0~porta_address_reg0 ;
; 8.077 ; 10.000       ; 1.923          ; Low Pulse Width  ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|altsyncram:Mux9_rtl_0|altsyncram_hk01:auto_generated|ram_block1a0~porta_address_reg0 ;
; 8.077 ; 10.000       ; 1.923          ; High Pulse Width ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|altsyncram:Mux9_rtl_0|altsyncram_hk01:auto_generated|ram_block1a0~porta_address_reg1 ;
; 8.077 ; 10.000       ; 1.923          ; Low Pulse Width  ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|altsyncram:Mux9_rtl_0|altsyncram_hk01:auto_generated|ram_block1a0~porta_address_reg1 ;
; 8.077 ; 10.000       ; 1.923          ; High Pulse Width ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|altsyncram:Mux9_rtl_0|altsyncram_hk01:auto_generated|ram_block1a0~porta_address_reg2 ;
; 8.077 ; 10.000       ; 1.923          ; Low Pulse Width  ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|altsyncram:Mux9_rtl_0|altsyncram_hk01:auto_generated|ram_block1a0~porta_address_reg2 ;
; 8.077 ; 10.000       ; 1.923          ; High Pulse Width ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|altsyncram:Mux9_rtl_0|altsyncram_hk01:auto_generated|ram_block1a0~porta_address_reg3 ;
; 8.077 ; 10.000       ; 1.923          ; Low Pulse Width  ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|altsyncram:Mux9_rtl_0|altsyncram_hk01:auto_generated|ram_block1a0~porta_address_reg3 ;
; 8.077 ; 10.000       ; 1.923          ; High Pulse Width ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|altsyncram:Mux9_rtl_0|altsyncram_hk01:auto_generated|ram_block1a0~porta_address_reg4 ;
; 8.077 ; 10.000       ; 1.923          ; Low Pulse Width  ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|altsyncram:Mux9_rtl_0|altsyncram_hk01:auto_generated|ram_block1a0~porta_address_reg4 ;
; 9.000 ; 10.000       ; 1.000          ; High Pulse Width ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|delay[0]                                                                             ;
; 9.000 ; 10.000       ; 1.000          ; Low Pulse Width  ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|delay[0]                                                                             ;
; 9.000 ; 10.000       ; 1.000          ; High Pulse Width ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|delay[10]                                                                            ;
; 9.000 ; 10.000       ; 1.000          ; Low Pulse Width  ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|delay[10]                                                                            ;
; 9.000 ; 10.000       ; 1.000          ; High Pulse Width ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|delay[11]                                                                            ;
; 9.000 ; 10.000       ; 1.000          ; Low Pulse Width  ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|delay[11]                                                                            ;
; 9.000 ; 10.000       ; 1.000          ; High Pulse Width ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|delay[12]                                                                            ;
; 9.000 ; 10.000       ; 1.000          ; Low Pulse Width  ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|delay[12]                                                                            ;
; 9.000 ; 10.000       ; 1.000          ; High Pulse Width ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|delay[13]                                                                            ;
; 9.000 ; 10.000       ; 1.000          ; Low Pulse Width  ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|delay[13]                                                                            ;
; 9.000 ; 10.000       ; 1.000          ; High Pulse Width ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|delay[14]                                                                            ;
; 9.000 ; 10.000       ; 1.000          ; Low Pulse Width  ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|delay[14]                                                                            ;
; 9.000 ; 10.000       ; 1.000          ; High Pulse Width ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|delay[15]                                                                            ;
; 9.000 ; 10.000       ; 1.000          ; Low Pulse Width  ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|delay[15]                                                                            ;
; 9.000 ; 10.000       ; 1.000          ; High Pulse Width ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|delay[16]                                                                            ;
; 9.000 ; 10.000       ; 1.000          ; Low Pulse Width  ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|delay[16]                                                                            ;
; 9.000 ; 10.000       ; 1.000          ; High Pulse Width ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|delay[17]                                                                            ;
; 9.000 ; 10.000       ; 1.000          ; Low Pulse Width  ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|delay[17]                                                                            ;
; 9.000 ; 10.000       ; 1.000          ; High Pulse Width ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|delay[18]                                                                            ;
; 9.000 ; 10.000       ; 1.000          ; Low Pulse Width  ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|delay[18]                                                                            ;
; 9.000 ; 10.000       ; 1.000          ; High Pulse Width ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|delay[19]                                                                            ;
; 9.000 ; 10.000       ; 1.000          ; Low Pulse Width  ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|delay[19]                                                                            ;
; 9.000 ; 10.000       ; 1.000          ; High Pulse Width ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|delay[1]                                                                             ;
; 9.000 ; 10.000       ; 1.000          ; Low Pulse Width  ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|delay[1]                                                                             ;
; 9.000 ; 10.000       ; 1.000          ; High Pulse Width ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|delay[2]                                                                             ;
; 9.000 ; 10.000       ; 1.000          ; Low Pulse Width  ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|delay[2]                                                                             ;
; 9.000 ; 10.000       ; 1.000          ; High Pulse Width ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|delay[3]                                                                             ;
; 9.000 ; 10.000       ; 1.000          ; Low Pulse Width  ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|delay[3]                                                                             ;
; 9.000 ; 10.000       ; 1.000          ; High Pulse Width ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|delay[4]                                                                             ;
; 9.000 ; 10.000       ; 1.000          ; Low Pulse Width  ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|delay[4]                                                                             ;
; 9.000 ; 10.000       ; 1.000          ; High Pulse Width ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|delay[5]                                                                             ;
; 9.000 ; 10.000       ; 1.000          ; Low Pulse Width  ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|delay[5]                                                                             ;
; 9.000 ; 10.000       ; 1.000          ; High Pulse Width ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|delay[6]                                                                             ;
; 9.000 ; 10.000       ; 1.000          ; Low Pulse Width  ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|delay[6]                                                                             ;
; 9.000 ; 10.000       ; 1.000          ; High Pulse Width ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|delay[7]                                                                             ;
; 9.000 ; 10.000       ; 1.000          ; Low Pulse Width  ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|delay[7]                                                                             ;
; 9.000 ; 10.000       ; 1.000          ; High Pulse Width ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|delay[8]                                                                             ;
; 9.000 ; 10.000       ; 1.000          ; Low Pulse Width  ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|delay[8]                                                                             ;
; 9.000 ; 10.000       ; 1.000          ; High Pulse Width ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|delay[9]                                                                             ;
; 9.000 ; 10.000       ; 1.000          ; Low Pulse Width  ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|delay[9]                                                                             ;
; 9.000 ; 10.000       ; 1.000          ; High Pulse Width ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|index[0]                                                                             ;
; 9.000 ; 10.000       ; 1.000          ; Low Pulse Width  ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|index[0]                                                                             ;
; 9.000 ; 10.000       ; 1.000          ; High Pulse Width ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|index[1]                                                                             ;
; 9.000 ; 10.000       ; 1.000          ; Low Pulse Width  ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|index[1]                                                                             ;
; 9.000 ; 10.000       ; 1.000          ; High Pulse Width ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|index[2]                                                                             ;
; 9.000 ; 10.000       ; 1.000          ; Low Pulse Width  ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|index[2]                                                                             ;
; 9.000 ; 10.000       ; 1.000          ; High Pulse Width ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|lcd_en                                                                               ;
; 9.000 ; 10.000       ; 1.000          ; Low Pulse Width  ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|lcd_en                                                                               ;
; 9.000 ; 10.000       ; 1.000          ; High Pulse Width ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|output[0]                                                                            ;
; 9.000 ; 10.000       ; 1.000          ; Low Pulse Width  ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|output[0]                                                                            ;
; 9.000 ; 10.000       ; 1.000          ; High Pulse Width ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|output[1]                                                                            ;
; 9.000 ; 10.000       ; 1.000          ; Low Pulse Width  ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|output[1]                                                                            ;
; 9.000 ; 10.000       ; 1.000          ; High Pulse Width ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|output[2]                                                                            ;
; 9.000 ; 10.000       ; 1.000          ; Low Pulse Width  ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|output[2]                                                                            ;
; 9.000 ; 10.000       ; 1.000          ; High Pulse Width ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|output[3]                                                                            ;
; 9.000 ; 10.000       ; 1.000          ; Low Pulse Width  ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|output[3]                                                                            ;
; 9.000 ; 10.000       ; 1.000          ; High Pulse Width ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|output[4]                                                                            ;
; 9.000 ; 10.000       ; 1.000          ; Low Pulse Width  ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|output[4]                                                                            ;
; 9.000 ; 10.000       ; 1.000          ; High Pulse Width ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|output[5]                                                                            ;
; 9.000 ; 10.000       ; 1.000          ; Low Pulse Width  ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|output[5]                                                                            ;
; 9.000 ; 10.000       ; 1.000          ; High Pulse Width ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|output[6]                                                                            ;
; 9.000 ; 10.000       ; 1.000          ; Low Pulse Width  ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|output[6]                                                                            ;
; 9.000 ; 10.000       ; 1.000          ; High Pulse Width ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|output[7]                                                                            ;
; 9.000 ; 10.000       ; 1.000          ; Low Pulse Width  ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|output[7]                                                                            ;
; 9.000 ; 10.000       ; 1.000          ; High Pulse Width ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|output[8]                                                                            ;
; 9.000 ; 10.000       ; 1.000          ; Low Pulse Width  ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|output[8]                                                                            ;
; 9.000 ; 10.000       ; 1.000          ; High Pulse Width ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|start                                                                                ;
; 9.000 ; 10.000       ; 1.000          ; Low Pulse Width  ; inst3|inst2|altpll_component|pll|clk[0] ; Rise       ; mmi:inst2|lcd_controller:inst2|start                                                                                ;
; 9.000 ; 10.000       ; 1.000          ; High Pulse Width ; inst3|inst2|altpll_component|pll|clk[0] ; Fall       ; mmi:inst2|mmi_controller:inst|\set_7seg:tmp[0]                                                                      ;
; 9.000 ; 10.000       ; 1.000          ; Low Pulse Width  ; inst3|inst2|altpll_component|pll|clk[0] ; Fall       ; mmi:inst2|mmi_controller:inst|\set_7seg:tmp[0]                                                                      ;
; 9.000 ; 10.000       ; 1.000          ; High Pulse Width ; inst3|inst2|altpll_component|pll|clk[0] ; Fall       ; mmi:inst2|mmi_controller:inst|\set_7seg:tmp[1]                                                                      ;
; 9.000 ; 10.000       ; 1.000          ; Low Pulse Width  ; inst3|inst2|altpll_component|pll|clk[0] ; Fall       ; mmi:inst2|mmi_controller:inst|\set_7seg:tmp[1]                                                                      ;
; 9.000 ; 10.000       ; 1.000          ; High Pulse Width ; inst3|inst2|altpll_component|pll|clk[0] ; Fall       ; mmi:inst2|mmi_controller:inst|\set_7seg:tmp[2]                                                                      ;
; 9.000 ; 10.000       ; 1.000          ; Low Pulse Width  ; inst3|inst2|altpll_component|pll|clk[0] ; Fall       ; mmi:inst2|mmi_controller:inst|\set_7seg:tmp[2]                                                                      ;
; 9.000 ; 10.000       ; 1.000          ; High Pulse Width ; inst3|inst2|altpll_component|pll|clk[0] ; Fall       ; mmi:inst2|mmi_controller:inst|\set_7seg:tmp[3]                                                                      ;
; 9.000 ; 10.000       ; 1.000          ; Low Pulse Width  ; inst3|inst2|altpll_component|pll|clk[0] ; Fall       ; mmi:inst2|mmi_controller:inst|\set_7seg:tmp[3]                                                                      ;
; 9.000 ; 10.000       ; 1.000          ; High Pulse Width ; inst3|inst2|altpll_component|pll|clk[0] ; Fall       ; mmi:inst2|mmi_controller:inst|\set_7seg:tmp[4]                                                                      ;
; 9.000 ; 10.000       ; 1.000          ; Low Pulse Width  ; inst3|inst2|altpll_component|pll|clk[0] ; Fall       ; mmi:inst2|mmi_controller:inst|\set_7seg:tmp[4]                                                                      ;
; 9.000 ; 10.000       ; 1.000          ; High Pulse Width ; inst3|inst2|altpll_component|pll|clk[0] ; Fall       ; mmi:inst2|mmi_controller:inst|\set_7seg:tmp[5]                                                                      ;
; 9.000 ; 10.000       ; 1.000          ; Low Pulse Width  ; inst3|inst2|altpll_component|pll|clk[0] ; Fall       ; mmi:inst2|mmi_controller:inst|\set_7seg:tmp[5]                                                                      ;
; 9.000 ; 10.000       ; 1.000          ; High Pulse Width ; inst3|inst2|altpll_component|pll|clk[0] ; Fall       ; mmi:inst2|mmi_controller:inst|\set_7seg:tmp[6]                                                                      ;
; 9.000 ; 10.000       ; 1.000          ; Low Pulse Width  ; inst3|inst2|altpll_component|pll|clk[0] ; Fall       ; mmi:inst2|mmi_controller:inst|\set_7seg:tmp[6]                                                                      ;
; 9.000 ; 10.000       ; 1.000          ; High Pulse Width ; inst3|inst2|altpll_component|pll|clk[0] ; Fall       ; mmi:inst2|mmi_controller:inst|\set_7seg:tmp[7]                                                                      ;
; 9.000 ; 10.000       ; 1.000          ; Low Pulse Width  ; inst3|inst2|altpll_component|pll|clk[0] ; Fall       ; mmi:inst2|mmi_controller:inst|\set_7seg:tmp[7]                                                                      ;
; 9.000 ; 10.000       ; 1.000          ; High Pulse Width ; inst3|inst2|altpll_component|pll|clk[0] ; Fall       ; mmi:inst2|mmi_controller:inst|\set_LCD:tmp[0]                                                                       ;
; 9.000 ; 10.000       ; 1.000          ; Low Pulse Width  ; inst3|inst2|altpll_component|pll|clk[0] ; Fall       ; mmi:inst2|mmi_controller:inst|\set_LCD:tmp[0]                                                                       ;
; 9.000 ; 10.000       ; 1.000          ; High Pulse Width ; inst3|inst2|altpll_component|pll|clk[0] ; Fall       ; mmi:inst2|mmi_controller:inst|\set_LCD:tmp[1]                                                                       ;
; 9.000 ; 10.000       ; 1.000          ; Low Pulse Width  ; inst3|inst2|altpll_component|pll|clk[0] ; Fall       ; mmi:inst2|mmi_controller:inst|\set_LCD:tmp[1]                                                                       ;
; 9.000 ; 10.000       ; 1.000          ; High Pulse Width ; inst3|inst2|altpll_component|pll|clk[0] ; Fall       ; mmi:inst2|mmi_controller:inst|\set_LCD:tmp[2]                                                                       ;
; 9.000 ; 10.000       ; 1.000          ; Low Pulse Width  ; inst3|inst2|altpll_component|pll|clk[0] ; Fall       ; mmi:inst2|mmi_controller:inst|\set_LCD:tmp[2]                                                                       ;
+-------+--------------+----------------+------------------+-----------------------------------------+------------+---------------------------------------------------------------------------------------------------------------------+


+-------------------------------------------------------------------------------------------------------------------------------+
; Fast Model Minimum Pulse Width: 'CLOCK_50'                                                                                    ;
+--------+--------------+----------------+------------------+----------+------------+-------------------------------------------+
; Slack  ; Actual Width ; Required Width ; Type             ; Clock    ; Clock Edge ; Target                                    ;
+--------+--------------+----------------+------------------+----------+------------+-------------------------------------------+
; 10.000 ; 10.000       ; 0.000          ; High Pulse Width ; CLOCK_50 ; Rise       ; CLOCK_50|combout                          ;
; 10.000 ; 10.000       ; 0.000          ; Low Pulse Width  ; CLOCK_50 ; Rise       ; CLOCK_50|combout                          ;
; 10.000 ; 10.000       ; 0.000          ; High Pulse Width ; CLOCK_50 ; Rise       ; inst3|inst2|altpll_component|pll|clk[0]   ;
; 10.000 ; 10.000       ; 0.000          ; Low Pulse Width  ; CLOCK_50 ; Rise       ; inst3|inst2|altpll_component|pll|clk[0]   ;
; 10.000 ; 10.000       ; 0.000          ; High Pulse Width ; CLOCK_50 ; Rise       ; inst3|inst2|altpll_component|pll|inclk[0] ;
; 10.000 ; 10.000       ; 0.000          ; Low Pulse Width  ; CLOCK_50 ; Rise       ; inst3|inst2|altpll_component|pll|inclk[0] ;
; 17.620 ; 20.000       ; 2.380          ; Port Rate        ; CLOCK_50 ; Rise       ; CLOCK_50                                  ;
+--------+--------------+----------------+------------------+----------+------------+-------------------------------------------+


+------------------------------------------------------------------------------------------------------------------------------+
; Fast Model Minimum Pulse Width: 'CLOCK_27'                                                                                   ;
+--------+--------------+----------------+------------------+----------+------------+------------------------------------------+
; Slack  ; Actual Width ; Required Width ; Type             ; Clock    ; Clock Edge ; Target                                   ;
+--------+--------------+----------------+------------------+----------+------------+------------------------------------------+
; 18.518 ; 18.518       ; 0.000          ; High Pulse Width ; CLOCK_27 ; Rise       ; CLOCK_27|combout                         ;
; 18.518 ; 18.518       ; 0.000          ; High Pulse Width ; CLOCK_27 ; Rise       ; inst3|inst|altpll_component|pll|clk[0]   ;
; 18.518 ; 18.518       ; 0.000          ; High Pulse Width ; CLOCK_27 ; Rise       ; inst3|inst|altpll_component|pll|inclk[0] ;
; 18.519 ; 18.519       ; 0.000          ; Low Pulse Width  ; CLOCK_27 ; Rise       ; CLOCK_27|combout                         ;
; 18.519 ; 18.519       ; 0.000          ; Low Pulse Width  ; CLOCK_27 ; Rise       ; inst3|inst|altpll_component|pll|clk[0]   ;
; 18.519 ; 18.519       ; 0.000          ; Low Pulse Width  ; CLOCK_27 ; Rise       ; inst3|inst|altpll_component|pll|inclk[0] ;
; 34.657 ; 37.037       ; 2.380          ; Port Rate        ; CLOCK_27 ; Rise       ; CLOCK_27                                 ;
+--------+--------------+----------------+------------------+----------+------------+------------------------------------------+


+-----------------------------------------------------------------------------------------------+
; Setup Times                                                                                   ;
+-----------+------------+-------+-------+------------+-----------------------------------------+
; Data Port ; Clock Port ; Rise  ; Fall  ; Clock Edge ; Clock Reference                         ;
+-----------+------------+-------+-------+------------+-----------------------------------------+
; KEY[*]    ; CLOCK_50   ; 4.502 ; 4.502 ; Rise       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  KEY[0]   ; CLOCK_50   ; 4.390 ; 4.390 ; Rise       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  KEY[1]   ; CLOCK_50   ; 4.502 ; 4.502 ; Rise       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  KEY[2]   ; CLOCK_50   ; 4.417 ; 4.417 ; Rise       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  KEY[3]   ; CLOCK_50   ; 4.401 ; 4.401 ; Rise       ; inst3|inst2|altpll_component|pll|clk[0] ;
; SW[*]     ; CLOCK_50   ; 1.977 ; 1.977 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  SW[1]    ; CLOCK_50   ; 1.977 ; 1.977 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
+-----------+------------+-------+-------+------------+-----------------------------------------+


+-------------------------------------------------------------------------------------------------+
; Hold Times                                                                                      ;
+-----------+------------+--------+--------+------------+-----------------------------------------+
; Data Port ; Clock Port ; Rise   ; Fall   ; Clock Edge ; Clock Reference                         ;
+-----------+------------+--------+--------+------------+-----------------------------------------+
; KEY[*]    ; CLOCK_50   ; -2.890 ; -2.890 ; Rise       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  KEY[0]   ; CLOCK_50   ; -2.890 ; -2.890 ; Rise       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  KEY[1]   ; CLOCK_50   ; -3.254 ; -3.254 ; Rise       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  KEY[2]   ; CLOCK_50   ; -3.197 ; -3.197 ; Rise       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  KEY[3]   ; CLOCK_50   ; -3.413 ; -3.413 ; Rise       ; inst3|inst2|altpll_component|pll|clk[0] ;
; SW[*]     ; CLOCK_50   ; -0.278 ; -0.278 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  SW[1]    ; CLOCK_50   ; -0.278 ; -0.278 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
+-----------+------------+--------+--------+------------+-----------------------------------------+


+--------------------------------------------------------------------------------------------------+
; Clock to Output Times                                                                            ;
+--------------+------------+-------+-------+------------+-----------------------------------------+
; Data Port    ; Clock Port ; Rise  ; Fall  ; Clock Edge ; Clock Reference                         ;
+--------------+------------+-------+-------+------------+-----------------------------------------+
; LCD_DATA[*]  ; CLOCK_50   ; 3.867 ; 3.867 ; Rise       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  LCD_DATA[0] ; CLOCK_50   ; 3.303 ; 3.303 ; Rise       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  LCD_DATA[1] ; CLOCK_50   ; 3.682 ; 3.682 ; Rise       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  LCD_DATA[2] ; CLOCK_50   ; 3.200 ; 3.200 ; Rise       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  LCD_DATA[3] ; CLOCK_50   ; 3.595 ; 3.595 ; Rise       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  LCD_DATA[4] ; CLOCK_50   ; 3.867 ; 3.867 ; Rise       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  LCD_DATA[5] ; CLOCK_50   ; 3.401 ; 3.401 ; Rise       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  LCD_DATA[6] ; CLOCK_50   ; 3.595 ; 3.595 ; Rise       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  LCD_DATA[7] ; CLOCK_50   ; 3.759 ; 3.759 ; Rise       ; inst3|inst2|altpll_component|pll|clk[0] ;
; LCD_EN       ; CLOCK_50   ; 3.271 ; 3.271 ; Rise       ; inst3|inst2|altpll_component|pll|clk[0] ;
; LCD_RS       ; CLOCK_50   ; 4.029 ; 4.029 ; Rise       ; inst3|inst2|altpll_component|pll|clk[0] ;
; HEX0[*]      ; CLOCK_50   ; 3.641 ; 3.641 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX0[0]     ; CLOCK_50   ; 2.862 ; 2.862 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX0[1]     ; CLOCK_50   ; 2.832 ; 2.832 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX0[2]     ; CLOCK_50   ; 3.605 ; 3.605 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX0[3]     ; CLOCK_50   ; 3.633 ; 3.633 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX0[4]     ; CLOCK_50   ; 3.638 ; 3.638 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX0[5]     ; CLOCK_50   ; 3.631 ; 3.631 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX0[6]     ; CLOCK_50   ; 3.641 ; 3.641 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
; HEX1[*]      ; CLOCK_50   ; 2.934 ; 2.934 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX1[0]     ; CLOCK_50   ; 2.934 ; 2.934 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX1[1]     ; CLOCK_50   ; 2.900 ; 2.900 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX1[2]     ; CLOCK_50   ; 2.670 ; 2.670 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX1[3]     ; CLOCK_50   ; 2.647 ; 2.647 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX1[4]     ; CLOCK_50   ; 2.691 ; 2.691 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX1[5]     ; CLOCK_50   ; 2.732 ; 2.732 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX1[6]     ; CLOCK_50   ; 2.800 ; 2.800 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
; HEX2[*]      ; CLOCK_50   ; 4.095 ; 4.095 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX2[0]     ; CLOCK_50   ; 3.741 ; 3.741 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX2[1]     ; CLOCK_50   ; 3.786 ; 3.786 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX2[2]     ; CLOCK_50   ; 4.012 ; 4.012 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX2[3]     ; CLOCK_50   ; 4.095 ; 4.095 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX2[4]     ; CLOCK_50   ; 3.613 ; 3.613 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX2[5]     ; CLOCK_50   ; 4.006 ; 4.006 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX2[6]     ; CLOCK_50   ; 3.861 ; 3.861 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
; HEX3[*]      ; CLOCK_50   ; 4.253 ; 4.253 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX3[0]     ; CLOCK_50   ; 3.488 ; 3.488 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX3[1]     ; CLOCK_50   ; 3.634 ; 3.634 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX3[2]     ; CLOCK_50   ; 3.545 ; 3.545 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX3[3]     ; CLOCK_50   ; 4.028 ; 4.028 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX3[4]     ; CLOCK_50   ; 3.806 ; 3.806 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX3[5]     ; CLOCK_50   ; 4.105 ; 4.105 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX3[6]     ; CLOCK_50   ; 4.253 ; 4.253 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
; HEX4[*]      ; CLOCK_50   ; 3.870 ; 3.870 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX4[0]     ; CLOCK_50   ; 2.650 ; 2.650 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX4[1]     ; CLOCK_50   ; 2.742 ; 2.742 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX4[2]     ; CLOCK_50   ; 2.750 ; 2.750 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX4[3]     ; CLOCK_50   ; 2.644 ; 2.644 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX4[4]     ; CLOCK_50   ; 2.745 ; 2.745 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX4[5]     ; CLOCK_50   ; 2.741 ; 2.741 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX4[6]     ; CLOCK_50   ; 3.870 ; 3.870 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
; HEX6[*]      ; CLOCK_50   ; 4.119 ; 4.119 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX6[0]     ; CLOCK_50   ; 3.893 ; 3.893 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX6[1]     ; CLOCK_50   ; 3.739 ; 3.739 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX6[2]     ; CLOCK_50   ; 3.424 ; 3.424 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX6[3]     ; CLOCK_50   ; 4.119 ; 4.119 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX6[4]     ; CLOCK_50   ; 3.422 ; 3.422 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX6[5]     ; CLOCK_50   ; 3.123 ; 3.123 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX6[6]     ; CLOCK_50   ; 3.798 ; 3.798 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
; HEX7[*]      ; CLOCK_50   ; 3.467 ; 3.467 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX7[0]     ; CLOCK_50   ; 3.424 ; 3.424 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX7[1]     ; CLOCK_50   ; 3.467 ; 3.467 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX7[2]     ; CLOCK_50   ; 3.119 ; 3.119 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX7[3]     ; CLOCK_50   ; 3.194 ; 3.194 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX7[4]     ; CLOCK_50   ; 3.205 ; 3.205 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX7[5]     ; CLOCK_50   ; 3.431 ; 3.431 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX7[6]     ; CLOCK_50   ; 3.279 ; 3.279 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
; AUD_XCK      ; CLOCK_27   ; 3.711 ;       ; Rise       ; inst3|inst|altpll_component|pll|clk[0]  ;
; AUD_XCK      ; CLOCK_27   ;       ; 3.711 ; Fall       ; inst3|inst|altpll_component|pll|clk[0]  ;
+--------------+------------+-------+-------+------------+-----------------------------------------+


+--------------------------------------------------------------------------------------------------+
; Minimum Clock to Output Times                                                                    ;
+--------------+------------+-------+-------+------------+-----------------------------------------+
; Data Port    ; Clock Port ; Rise  ; Fall  ; Clock Edge ; Clock Reference                         ;
+--------------+------------+-------+-------+------------+-----------------------------------------+
; LCD_DATA[*]  ; CLOCK_50   ; 3.200 ; 3.200 ; Rise       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  LCD_DATA[0] ; CLOCK_50   ; 3.303 ; 3.303 ; Rise       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  LCD_DATA[1] ; CLOCK_50   ; 3.682 ; 3.682 ; Rise       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  LCD_DATA[2] ; CLOCK_50   ; 3.200 ; 3.200 ; Rise       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  LCD_DATA[3] ; CLOCK_50   ; 3.595 ; 3.595 ; Rise       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  LCD_DATA[4] ; CLOCK_50   ; 3.867 ; 3.867 ; Rise       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  LCD_DATA[5] ; CLOCK_50   ; 3.401 ; 3.401 ; Rise       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  LCD_DATA[6] ; CLOCK_50   ; 3.595 ; 3.595 ; Rise       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  LCD_DATA[7] ; CLOCK_50   ; 3.759 ; 3.759 ; Rise       ; inst3|inst2|altpll_component|pll|clk[0] ;
; LCD_EN       ; CLOCK_50   ; 3.271 ; 3.271 ; Rise       ; inst3|inst2|altpll_component|pll|clk[0] ;
; LCD_RS       ; CLOCK_50   ; 4.029 ; 4.029 ; Rise       ; inst3|inst2|altpll_component|pll|clk[0] ;
; HEX0[*]      ; CLOCK_50   ; 2.832 ; 2.832 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX0[0]     ; CLOCK_50   ; 2.862 ; 2.862 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX0[1]     ; CLOCK_50   ; 2.832 ; 2.832 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX0[2]     ; CLOCK_50   ; 3.605 ; 3.605 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX0[3]     ; CLOCK_50   ; 3.633 ; 3.633 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX0[4]     ; CLOCK_50   ; 3.638 ; 3.638 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX0[5]     ; CLOCK_50   ; 3.631 ; 3.631 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX0[6]     ; CLOCK_50   ; 3.641 ; 3.641 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
; HEX1[*]      ; CLOCK_50   ; 2.647 ; 2.647 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX1[0]     ; CLOCK_50   ; 2.934 ; 2.934 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX1[1]     ; CLOCK_50   ; 2.900 ; 2.900 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX1[2]     ; CLOCK_50   ; 2.670 ; 2.670 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX1[3]     ; CLOCK_50   ; 2.647 ; 2.647 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX1[4]     ; CLOCK_50   ; 2.691 ; 2.691 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX1[5]     ; CLOCK_50   ; 2.732 ; 2.732 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX1[6]     ; CLOCK_50   ; 2.800 ; 2.800 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
; HEX2[*]      ; CLOCK_50   ; 3.613 ; 3.613 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX2[0]     ; CLOCK_50   ; 3.741 ; 3.741 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX2[1]     ; CLOCK_50   ; 3.786 ; 3.786 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX2[2]     ; CLOCK_50   ; 4.012 ; 4.012 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX2[3]     ; CLOCK_50   ; 4.095 ; 4.095 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX2[4]     ; CLOCK_50   ; 3.613 ; 3.613 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX2[5]     ; CLOCK_50   ; 4.006 ; 4.006 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX2[6]     ; CLOCK_50   ; 3.861 ; 3.861 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
; HEX3[*]      ; CLOCK_50   ; 3.488 ; 3.488 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX3[0]     ; CLOCK_50   ; 3.488 ; 3.488 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX3[1]     ; CLOCK_50   ; 3.634 ; 3.634 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX3[2]     ; CLOCK_50   ; 3.545 ; 3.545 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX3[3]     ; CLOCK_50   ; 4.028 ; 4.028 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX3[4]     ; CLOCK_50   ; 3.806 ; 3.806 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX3[5]     ; CLOCK_50   ; 4.105 ; 4.105 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX3[6]     ; CLOCK_50   ; 4.253 ; 4.253 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
; HEX4[*]      ; CLOCK_50   ; 2.644 ; 2.644 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX4[0]     ; CLOCK_50   ; 2.650 ; 2.650 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX4[1]     ; CLOCK_50   ; 2.742 ; 2.742 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX4[2]     ; CLOCK_50   ; 2.750 ; 2.750 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX4[3]     ; CLOCK_50   ; 2.644 ; 2.644 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX4[4]     ; CLOCK_50   ; 2.745 ; 2.745 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX4[5]     ; CLOCK_50   ; 2.741 ; 2.741 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX4[6]     ; CLOCK_50   ; 3.870 ; 3.870 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
; HEX6[*]      ; CLOCK_50   ; 3.123 ; 3.123 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX6[0]     ; CLOCK_50   ; 3.893 ; 3.893 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX6[1]     ; CLOCK_50   ; 3.739 ; 3.739 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX6[2]     ; CLOCK_50   ; 3.424 ; 3.424 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX6[3]     ; CLOCK_50   ; 4.119 ; 4.119 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX6[4]     ; CLOCK_50   ; 3.422 ; 3.422 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX6[5]     ; CLOCK_50   ; 3.123 ; 3.123 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX6[6]     ; CLOCK_50   ; 3.798 ; 3.798 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
; HEX7[*]      ; CLOCK_50   ; 3.119 ; 3.119 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX7[0]     ; CLOCK_50   ; 3.424 ; 3.424 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX7[1]     ; CLOCK_50   ; 3.467 ; 3.467 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX7[2]     ; CLOCK_50   ; 3.119 ; 3.119 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX7[3]     ; CLOCK_50   ; 3.194 ; 3.194 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX7[4]     ; CLOCK_50   ; 3.205 ; 3.205 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX7[5]     ; CLOCK_50   ; 3.431 ; 3.431 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX7[6]     ; CLOCK_50   ; 3.279 ; 3.279 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
; AUD_XCK      ; CLOCK_27   ; 3.711 ;       ; Rise       ; inst3|inst|altpll_component|pll|clk[0]  ;
; AUD_XCK      ; CLOCK_27   ;       ; 3.711 ; Fall       ; inst3|inst|altpll_component|pll|clk[0]  ;
+--------------+------------+-------+-------+------------+-----------------------------------------+


+----------------------------------------------------+
; Propagation Delay                                  ;
+------------+-------------+-------+----+----+-------+
; Input Port ; Output Port ; RR    ; RF ; FR ; FF    ;
+------------+-------------+-------+----+----+-------+
; AUD_ADCDAT ; AUD_DACDAT  ; 5.117 ;    ;    ; 5.117 ;
+------------+-------------+-------+----+----+-------+


+----------------------------------------------------+
; Minimum Propagation Delay                          ;
+------------+-------------+-------+----+----+-------+
; Input Port ; Output Port ; RR    ; RF ; FR ; FF    ;
+------------+-------------+-------+----+----+-------+
; AUD_ADCDAT ; AUD_DACDAT  ; 5.117 ;    ;    ; 5.117 ;
+------------+-------------+-------+----+----+-------+


+------------------------------------------------------------------------------------------------------+
; Multicorner Timing Analysis Summary                                                                  ;
+------------------------------------------+--------+-------+----------+---------+---------------------+
; Clock                                    ; Setup  ; Hold  ; Recovery ; Removal ; Minimum Pulse Width ;
+------------------------------------------+--------+-------+----------+---------+---------------------+
; Worst-case Slack                         ; -0.045 ; 0.215 ; N/A      ; N/A     ; 8.077               ;
;  CLOCK_27                                ; N/A    ; N/A   ; N/A      ; N/A     ; 18.518              ;
;  CLOCK_50                                ; N/A    ; N/A   ; N/A      ; N/A     ; 10.000              ;
;  inst3|inst2|altpll_component|pll|clk[0] ; -0.045 ; 0.215 ; N/A      ; N/A     ; 8.077               ;
; Design-wide TNS                          ; -0.078 ; 0.0   ; 0.0      ; 0.0     ; 0.0                 ;
;  CLOCK_27                                ; N/A    ; N/A   ; N/A      ; N/A     ; 0.000               ;
;  CLOCK_50                                ; N/A    ; N/A   ; N/A      ; N/A     ; 0.000               ;
;  inst3|inst2|altpll_component|pll|clk[0] ; -0.078 ; 0.000 ; N/A      ; N/A     ; 0.000               ;
+------------------------------------------+--------+-------+----------+---------+---------------------+


+-----------------------------------------------------------------------------------------------+
; Setup Times                                                                                   ;
+-----------+------------+-------+-------+------------+-----------------------------------------+
; Data Port ; Clock Port ; Rise  ; Fall  ; Clock Edge ; Clock Reference                         ;
+-----------+------------+-------+-------+------------+-----------------------------------------+
; KEY[*]    ; CLOCK_50   ; 8.462 ; 8.462 ; Rise       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  KEY[0]   ; CLOCK_50   ; 8.138 ; 8.138 ; Rise       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  KEY[1]   ; CLOCK_50   ; 8.462 ; 8.462 ; Rise       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  KEY[2]   ; CLOCK_50   ; 8.108 ; 8.108 ; Rise       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  KEY[3]   ; CLOCK_50   ; 8.084 ; 8.084 ; Rise       ; inst3|inst2|altpll_component|pll|clk[0] ;
; SW[*]     ; CLOCK_50   ; 4.336 ; 4.336 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  SW[1]    ; CLOCK_50   ; 4.336 ; 4.336 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
+-----------+------------+-------+-------+------------+-----------------------------------------+


+-------------------------------------------------------------------------------------------------+
; Hold Times                                                                                      ;
+-----------+------------+--------+--------+------------+-----------------------------------------+
; Data Port ; Clock Port ; Rise   ; Fall   ; Clock Edge ; Clock Reference                         ;
+-----------+------------+--------+--------+------------+-----------------------------------------+
; KEY[*]    ; CLOCK_50   ; -2.890 ; -2.890 ; Rise       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  KEY[0]   ; CLOCK_50   ; -2.890 ; -2.890 ; Rise       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  KEY[1]   ; CLOCK_50   ; -3.254 ; -3.254 ; Rise       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  KEY[2]   ; CLOCK_50   ; -3.197 ; -3.197 ; Rise       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  KEY[3]   ; CLOCK_50   ; -3.413 ; -3.413 ; Rise       ; inst3|inst2|altpll_component|pll|clk[0] ;
; SW[*]     ; CLOCK_50   ; -0.278 ; -0.278 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  SW[1]    ; CLOCK_50   ; -0.278 ; -0.278 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
+-----------+------------+--------+--------+------------+-----------------------------------------+


+--------------------------------------------------------------------------------------------------+
; Clock to Output Times                                                                            ;
+--------------+------------+-------+-------+------------+-----------------------------------------+
; Data Port    ; Clock Port ; Rise  ; Fall  ; Clock Edge ; Clock Reference                         ;
+--------------+------------+-------+-------+------------+-----------------------------------------+
; LCD_DATA[*]  ; CLOCK_50   ; 7.270 ; 7.270 ; Rise       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  LCD_DATA[0] ; CLOCK_50   ; 6.175 ; 6.175 ; Rise       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  LCD_DATA[1] ; CLOCK_50   ; 7.106 ; 7.106 ; Rise       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  LCD_DATA[2] ; CLOCK_50   ; 5.921 ; 5.921 ; Rise       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  LCD_DATA[3] ; CLOCK_50   ; 6.926 ; 6.926 ; Rise       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  LCD_DATA[4] ; CLOCK_50   ; 7.218 ; 7.218 ; Rise       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  LCD_DATA[5] ; CLOCK_50   ; 6.426 ; 6.426 ; Rise       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  LCD_DATA[6] ; CLOCK_50   ; 6.924 ; 6.924 ; Rise       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  LCD_DATA[7] ; CLOCK_50   ; 7.270 ; 7.270 ; Rise       ; inst3|inst2|altpll_component|pll|clk[0] ;
; LCD_EN       ; CLOCK_50   ; 6.095 ; 6.095 ; Rise       ; inst3|inst2|altpll_component|pll|clk[0] ;
; LCD_RS       ; CLOCK_50   ; 7.558 ; 7.558 ; Rise       ; inst3|inst2|altpll_component|pll|clk[0] ;
; HEX0[*]      ; CLOCK_50   ; 6.814 ; 6.814 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX0[0]     ; CLOCK_50   ; 5.165 ; 5.165 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX0[1]     ; CLOCK_50   ; 5.134 ; 5.134 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX0[2]     ; CLOCK_50   ; 6.627 ; 6.627 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX0[3]     ; CLOCK_50   ; 6.783 ; 6.783 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX0[4]     ; CLOCK_50   ; 6.791 ; 6.791 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX0[5]     ; CLOCK_50   ; 6.786 ; 6.786 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX0[6]     ; CLOCK_50   ; 6.814 ; 6.814 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
; HEX1[*]      ; CLOCK_50   ; 5.320 ; 5.320 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX1[0]     ; CLOCK_50   ; 5.320 ; 5.320 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX1[1]     ; CLOCK_50   ; 5.267 ; 5.267 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX1[2]     ; CLOCK_50   ; 4.864 ; 4.864 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX1[3]     ; CLOCK_50   ; 4.824 ; 4.824 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX1[4]     ; CLOCK_50   ; 4.887 ; 4.887 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX1[5]     ; CLOCK_50   ; 5.019 ; 5.019 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX1[6]     ; CLOCK_50   ; 5.129 ; 5.129 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
; HEX2[*]      ; CLOCK_50   ; 7.811 ; 7.811 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX2[0]     ; CLOCK_50   ; 7.067 ; 7.067 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX2[1]     ; CLOCK_50   ; 7.149 ; 7.149 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX2[2]     ; CLOCK_50   ; 7.526 ; 7.526 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX2[3]     ; CLOCK_50   ; 7.811 ; 7.811 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX2[4]     ; CLOCK_50   ; 6.775 ; 6.775 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX2[5]     ; CLOCK_50   ; 7.685 ; 7.685 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX2[6]     ; CLOCK_50   ; 7.430 ; 7.430 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
; HEX3[*]      ; CLOCK_50   ; 8.100 ; 8.100 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX3[0]     ; CLOCK_50   ; 6.504 ; 6.504 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX3[1]     ; CLOCK_50   ; 6.738 ; 6.738 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX3[2]     ; CLOCK_50   ; 6.586 ; 6.586 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX3[3]     ; CLOCK_50   ; 7.739 ; 7.739 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX3[4]     ; CLOCK_50   ; 7.155 ; 7.155 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX3[5]     ; CLOCK_50   ; 7.822 ; 7.822 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX3[6]     ; CLOCK_50   ; 8.100 ; 8.100 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
; HEX4[*]      ; CLOCK_50   ; 7.362 ; 7.362 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX4[0]     ; CLOCK_50   ; 4.849 ; 4.849 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX4[1]     ; CLOCK_50   ; 5.044 ; 5.044 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX4[2]     ; CLOCK_50   ; 5.053 ; 5.053 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX4[3]     ; CLOCK_50   ; 4.844 ; 4.844 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX4[4]     ; CLOCK_50   ; 5.045 ; 5.045 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX4[5]     ; CLOCK_50   ; 5.032 ; 5.032 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX4[6]     ; CLOCK_50   ; 7.362 ; 7.362 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
; HEX6[*]      ; CLOCK_50   ; 7.725 ; 7.725 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX6[0]     ; CLOCK_50   ; 7.316 ; 7.316 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX6[1]     ; CLOCK_50   ; 7.157 ; 7.157 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX6[2]     ; CLOCK_50   ; 6.394 ; 6.394 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX6[3]     ; CLOCK_50   ; 7.725 ; 7.725 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX6[4]     ; CLOCK_50   ; 6.396 ; 6.396 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX6[5]     ; CLOCK_50   ; 5.789 ; 5.789 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX6[6]     ; CLOCK_50   ; 7.376 ; 7.376 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
; HEX7[*]      ; CLOCK_50   ; 6.573 ; 6.573 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX7[0]     ; CLOCK_50   ; 6.498 ; 6.498 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX7[1]     ; CLOCK_50   ; 6.573 ; 6.573 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX7[2]     ; CLOCK_50   ; 5.786 ; 5.786 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX7[3]     ; CLOCK_50   ; 5.973 ; 5.973 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX7[4]     ; CLOCK_50   ; 5.987 ; 5.987 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX7[5]     ; CLOCK_50   ; 6.515 ; 6.515 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX7[6]     ; CLOCK_50   ; 6.103 ; 6.103 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
; AUD_XCK      ; CLOCK_27   ; 6.273 ;       ; Rise       ; inst3|inst|altpll_component|pll|clk[0]  ;
; AUD_XCK      ; CLOCK_27   ;       ; 6.273 ; Fall       ; inst3|inst|altpll_component|pll|clk[0]  ;
+--------------+------------+-------+-------+------------+-----------------------------------------+


+--------------------------------------------------------------------------------------------------+
; Minimum Clock to Output Times                                                                    ;
+--------------+------------+-------+-------+------------+-----------------------------------------+
; Data Port    ; Clock Port ; Rise  ; Fall  ; Clock Edge ; Clock Reference                         ;
+--------------+------------+-------+-------+------------+-----------------------------------------+
; LCD_DATA[*]  ; CLOCK_50   ; 3.200 ; 3.200 ; Rise       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  LCD_DATA[0] ; CLOCK_50   ; 3.303 ; 3.303 ; Rise       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  LCD_DATA[1] ; CLOCK_50   ; 3.682 ; 3.682 ; Rise       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  LCD_DATA[2] ; CLOCK_50   ; 3.200 ; 3.200 ; Rise       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  LCD_DATA[3] ; CLOCK_50   ; 3.595 ; 3.595 ; Rise       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  LCD_DATA[4] ; CLOCK_50   ; 3.867 ; 3.867 ; Rise       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  LCD_DATA[5] ; CLOCK_50   ; 3.401 ; 3.401 ; Rise       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  LCD_DATA[6] ; CLOCK_50   ; 3.595 ; 3.595 ; Rise       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  LCD_DATA[7] ; CLOCK_50   ; 3.759 ; 3.759 ; Rise       ; inst3|inst2|altpll_component|pll|clk[0] ;
; LCD_EN       ; CLOCK_50   ; 3.271 ; 3.271 ; Rise       ; inst3|inst2|altpll_component|pll|clk[0] ;
; LCD_RS       ; CLOCK_50   ; 4.029 ; 4.029 ; Rise       ; inst3|inst2|altpll_component|pll|clk[0] ;
; HEX0[*]      ; CLOCK_50   ; 2.832 ; 2.832 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX0[0]     ; CLOCK_50   ; 2.862 ; 2.862 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX0[1]     ; CLOCK_50   ; 2.832 ; 2.832 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX0[2]     ; CLOCK_50   ; 3.605 ; 3.605 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX0[3]     ; CLOCK_50   ; 3.633 ; 3.633 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX0[4]     ; CLOCK_50   ; 3.638 ; 3.638 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX0[5]     ; CLOCK_50   ; 3.631 ; 3.631 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX0[6]     ; CLOCK_50   ; 3.641 ; 3.641 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
; HEX1[*]      ; CLOCK_50   ; 2.647 ; 2.647 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX1[0]     ; CLOCK_50   ; 2.934 ; 2.934 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX1[1]     ; CLOCK_50   ; 2.900 ; 2.900 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX1[2]     ; CLOCK_50   ; 2.670 ; 2.670 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX1[3]     ; CLOCK_50   ; 2.647 ; 2.647 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX1[4]     ; CLOCK_50   ; 2.691 ; 2.691 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX1[5]     ; CLOCK_50   ; 2.732 ; 2.732 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX1[6]     ; CLOCK_50   ; 2.800 ; 2.800 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
; HEX2[*]      ; CLOCK_50   ; 3.613 ; 3.613 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX2[0]     ; CLOCK_50   ; 3.741 ; 3.741 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX2[1]     ; CLOCK_50   ; 3.786 ; 3.786 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX2[2]     ; CLOCK_50   ; 4.012 ; 4.012 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX2[3]     ; CLOCK_50   ; 4.095 ; 4.095 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX2[4]     ; CLOCK_50   ; 3.613 ; 3.613 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX2[5]     ; CLOCK_50   ; 4.006 ; 4.006 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX2[6]     ; CLOCK_50   ; 3.861 ; 3.861 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
; HEX3[*]      ; CLOCK_50   ; 3.488 ; 3.488 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX3[0]     ; CLOCK_50   ; 3.488 ; 3.488 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX3[1]     ; CLOCK_50   ; 3.634 ; 3.634 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX3[2]     ; CLOCK_50   ; 3.545 ; 3.545 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX3[3]     ; CLOCK_50   ; 4.028 ; 4.028 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX3[4]     ; CLOCK_50   ; 3.806 ; 3.806 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX3[5]     ; CLOCK_50   ; 4.105 ; 4.105 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX3[6]     ; CLOCK_50   ; 4.253 ; 4.253 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
; HEX4[*]      ; CLOCK_50   ; 2.644 ; 2.644 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX4[0]     ; CLOCK_50   ; 2.650 ; 2.650 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX4[1]     ; CLOCK_50   ; 2.742 ; 2.742 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX4[2]     ; CLOCK_50   ; 2.750 ; 2.750 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX4[3]     ; CLOCK_50   ; 2.644 ; 2.644 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX4[4]     ; CLOCK_50   ; 2.745 ; 2.745 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX4[5]     ; CLOCK_50   ; 2.741 ; 2.741 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX4[6]     ; CLOCK_50   ; 3.870 ; 3.870 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
; HEX6[*]      ; CLOCK_50   ; 3.123 ; 3.123 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX6[0]     ; CLOCK_50   ; 3.893 ; 3.893 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX6[1]     ; CLOCK_50   ; 3.739 ; 3.739 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX6[2]     ; CLOCK_50   ; 3.424 ; 3.424 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX6[3]     ; CLOCK_50   ; 4.119 ; 4.119 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX6[4]     ; CLOCK_50   ; 3.422 ; 3.422 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX6[5]     ; CLOCK_50   ; 3.123 ; 3.123 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX6[6]     ; CLOCK_50   ; 3.798 ; 3.798 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
; HEX7[*]      ; CLOCK_50   ; 3.119 ; 3.119 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX7[0]     ; CLOCK_50   ; 3.424 ; 3.424 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX7[1]     ; CLOCK_50   ; 3.467 ; 3.467 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX7[2]     ; CLOCK_50   ; 3.119 ; 3.119 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX7[3]     ; CLOCK_50   ; 3.194 ; 3.194 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX7[4]     ; CLOCK_50   ; 3.205 ; 3.205 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX7[5]     ; CLOCK_50   ; 3.431 ; 3.431 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
;  HEX7[6]     ; CLOCK_50   ; 3.279 ; 3.279 ; Fall       ; inst3|inst2|altpll_component|pll|clk[0] ;
; AUD_XCK      ; CLOCK_27   ; 3.711 ;       ; Rise       ; inst3|inst|altpll_component|pll|clk[0]  ;
; AUD_XCK      ; CLOCK_27   ;       ; 3.711 ; Fall       ; inst3|inst|altpll_component|pll|clk[0]  ;
+--------------+------------+-------+-------+------------+-----------------------------------------+


+----------------------------------------------------+
; Progagation Delay                                  ;
+------------+-------------+-------+----+----+-------+
; Input Port ; Output Port ; RR    ; RF ; FR ; FF    ;
+------------+-------------+-------+----+----+-------+
; AUD_ADCDAT ; AUD_DACDAT  ; 8.933 ;    ;    ; 8.933 ;
+------------+-------------+-------+----+----+-------+


+----------------------------------------------------+
; Minimum Progagation Delay                          ;
+------------+-------------+-------+----+----+-------+
; Input Port ; Output Port ; RR    ; RF ; FR ; FF    ;
+------------+-------------+-------+----+----+-------+
; AUD_ADCDAT ; AUD_DACDAT  ; 5.117 ;    ;    ; 5.117 ;
+------------+-------------+-------+----+----+-------+


+-------------------------------------------------------------------------------------------------------------------------------+
; Setup Transfers                                                                                                               ;
+-----------------------------------------+-----------------------------------------+----------+----------+----------+----------+
; From Clock                              ; To Clock                                ; RR Paths ; FR Paths ; RF Paths ; FF Paths ;
+-----------------------------------------+-----------------------------------------+----------+----------+----------+----------+
; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 12594    ; 197      ; 307408   ; 766      ;
+-----------------------------------------+-----------------------------------------+----------+----------+----------+----------+
Entries labeled "false path" only account for clock-to-clock false paths and not path-based false paths. As a result, actual path counts may be lower than reported.


+-------------------------------------------------------------------------------------------------------------------------------+
; Hold Transfers                                                                                                                ;
+-----------------------------------------+-----------------------------------------+----------+----------+----------+----------+
; From Clock                              ; To Clock                                ; RR Paths ; FR Paths ; RF Paths ; FF Paths ;
+-----------------------------------------+-----------------------------------------+----------+----------+----------+----------+
; inst3|inst2|altpll_component|pll|clk[0] ; inst3|inst2|altpll_component|pll|clk[0] ; 12594    ; 197      ; 307408   ; 766      ;
+-----------------------------------------+-----------------------------------------+----------+----------+----------+----------+
Entries labeled "false path" only account for clock-to-clock false paths and not path-based false paths. As a result, actual path counts may be lower than reported.


---------------
; Report TCCS ;
---------------
No dedicated SERDES Transmitter circuitry present in device or used in design


---------------
; Report RSKM ;
---------------
No dedicated SERDES Receiver circuitry present in device or used in design


+------------------------------------------------+
; Unconstrained Paths                            ;
+---------------------------------+-------+------+
; Property                        ; Setup ; Hold ;
+---------------------------------+-------+------+
; Illegal Clocks                  ; 0     ; 0    ;
; Unconstrained Clocks            ; 0     ; 0    ;
; Unconstrained Input Ports       ; 6     ; 6    ;
; Unconstrained Input Port Paths  ; 318   ; 318  ;
; Unconstrained Output Ports      ; 61    ; 61   ;
; Unconstrained Output Port Paths ; 61    ; 61   ;
+---------------------------------+-------+------+


+------------------------------------+
; TimeQuest Timing Analyzer Messages ;
+------------------------------------+
Info: *******************************************************************
Info: Running Quartus II 64-Bit TimeQuest Timing Analyzer
    Info: Version 11.1 Build 173 11/01/2011 SJ Full Version
    Info: Processing started: Fri Jun 08 00:36:23 2012
Info: Command: quartus_sta Equalizer -c Equalizer
Info: qsta_default_script.tcl version: #1
Warning (20028): Parallel compilation is not licensed and has been disabled
Info (21077): Low junction temperature is 0 degrees C
Info (21077): High junction temperature is 85 degrees C
Critical Warning (332012): Synopsys Design Constraints File file not found: 'Equalizer.sdc'. A Synopsys Design Constraints File is required by the TimeQuest Timing Analyzer to get proper timing constraints. Without it, the Compiler will not properly optimize the design.
Info (332142): No user constrained generated clocks found in the design. Calling "derive_pll_clocks -create_base_clocks"
Info (332110): Deriving PLL Clocks
    Info (332110): create_clock -period 20.000 -waveform {0.000 10.000} -name CLOCK_50 CLOCK_50
    Info (332110): create_clock -period 37.037 -waveform {0.000 18.518} -name CLOCK_27 CLOCK_27
    Info (332110): create_generated_clock -source {inst3|inst|altpll_component|pll|inclk[0]} -divide_by 9 -multiply_by 4 -duty_cycle 50.00 -name {inst3|inst|altpll_component|pll|clk[0]} {inst3|inst|altpll_component|pll|clk[0]}
    Info (332110): create_generated_clock -source {inst3|inst2|altpll_component|pll|inclk[0]} -duty_cycle 50.00 -name {inst3|inst2|altpll_component|pll|clk[0]} {inst3|inst2|altpll_component|pll|clk[0]}
Info (332142): No user constrained base clocks found in the design. Calling "derive_clocks -period 1.0"
Info (332096): The command derive_clocks did not find any clocks to derive.  No clocks were created or changed.
Info: Found TIMEQUEST_REPORT_SCRIPT_INCLUDE_DEFAULT_ANALYSIS = ON
Info: Analyzing Slow Model
Critical Warning (332148): Timing requirements not met
Info (332146): Worst-case setup slack is -0.045
    Info (332119):     Slack End Point TNS Clock 
    Info (332119): ========= ============= =====================
    Info (332119):    -0.045        -0.078 inst3|inst2|altpll_component|pll|clk[0] 
Info (332146): Worst-case hold slack is 0.391
    Info (332119):     Slack End Point TNS Clock 
    Info (332119): ========= ============= =====================
    Info (332119):     0.391         0.000 inst3|inst2|altpll_component|pll|clk[0] 
Info (332140): No Recovery paths to report
Info (332140): No Removal paths to report
Info (332146): Worst-case minimum pulse width slack is 8.077
    Info (332119):     Slack End Point TNS Clock 
    Info (332119): ========= ============= =====================
    Info (332119):     8.077         0.000 inst3|inst2|altpll_component|pll|clk[0] 
    Info (332119):    10.000         0.000 CLOCK_50 
    Info (332119):    18.518         0.000 CLOCK_27 
Info (332001): The selected device family is not supported by the report_metastability command.
Info: Analyzing Fast Model
Info (306004): Started post-fitting delay annotation
Warning (306006): Found 66 output pins without output pin load capacitance assignment
    Info (306007): Pin "I2C_SDAT" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info (306007): Pin "LCD_DATA[7]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info (306007): Pin "LCD_DATA[6]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info (306007): Pin "LCD_DATA[5]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info (306007): Pin "LCD_DATA[4]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info (306007): Pin "LCD_DATA[3]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info (306007): Pin "LCD_DATA[2]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info (306007): Pin "LCD_DATA[1]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info (306007): Pin "LCD_DATA[0]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info (306007): Pin "AUD_XCK" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info (306007): Pin "I2C_SCLK" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info (306007): Pin "AUD_DACDAT" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info (306007): Pin "LCD_BLON" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info (306007): Pin "LCD_ON" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info (306007): Pin "LCD_RS" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info (306007): Pin "LCD_RW" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info (306007): Pin "LCD_EN" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info (306007): Pin "HEX0[6]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info (306007): Pin "HEX0[5]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info (306007): Pin "HEX0[4]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info (306007): Pin "HEX0[3]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info (306007): Pin "HEX0[2]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info (306007): Pin "HEX0[1]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info (306007): Pin "HEX0[0]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info (306007): Pin "HEX1[6]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info (306007): Pin "HEX1[5]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info (306007): Pin "HEX1[4]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info (306007): Pin "HEX1[3]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info (306007): Pin "HEX1[2]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info (306007): Pin "HEX1[1]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info (306007): Pin "HEX1[0]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info (306007): Pin "HEX2[6]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info (306007): Pin "HEX2[5]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info (306007): Pin "HEX2[4]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info (306007): Pin "HEX2[3]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info (306007): Pin "HEX2[2]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info (306007): Pin "HEX2[1]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info (306007): Pin "HEX2[0]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info (306007): Pin "HEX3[6]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info (306007): Pin "HEX3[5]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info (306007): Pin "HEX3[4]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info (306007): Pin "HEX3[3]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info (306007): Pin "HEX3[2]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info (306007): Pin "HEX3[1]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info (306007): Pin "HEX3[0]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info (306007): Pin "HEX4[6]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info (306007): Pin "HEX4[5]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info (306007): Pin "HEX4[4]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info (306007): Pin "HEX4[3]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info (306007): Pin "HEX4[2]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info (306007): Pin "HEX4[1]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info (306007): Pin "HEX4[0]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info (306007): Pin "HEX6[6]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info (306007): Pin "HEX6[5]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info (306007): Pin "HEX6[4]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info (306007): Pin "HEX6[3]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info (306007): Pin "HEX6[2]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info (306007): Pin "HEX6[1]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info (306007): Pin "HEX6[0]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info (306007): Pin "HEX7[6]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info (306007): Pin "HEX7[5]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info (306007): Pin "HEX7[4]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info (306007): Pin "HEX7[3]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info (306007): Pin "HEX7[2]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info (306007): Pin "HEX7[1]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info (306007): Pin "HEX7[0]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
Info (306005): Delay annotation completed successfully
Info (332146): Worst-case setup slack is 5.521
    Info (332119):     Slack End Point TNS Clock 
    Info (332119): ========= ============= =====================
    Info (332119):     5.521         0.000 inst3|inst2|altpll_component|pll|clk[0] 
Info (332146): Worst-case hold slack is 0.215
    Info (332119):     Slack End Point TNS Clock 
    Info (332119): ========= ============= =====================
    Info (332119):     0.215         0.000 inst3|inst2|altpll_component|pll|clk[0] 
Info (332140): No Recovery paths to report
Info (332140): No Removal paths to report
Info (332146): Worst-case minimum pulse width slack is 8.077
    Info (332119):     Slack End Point TNS Clock 
    Info (332119): ========= ============= =====================
    Info (332119):     8.077         0.000 inst3|inst2|altpll_component|pll|clk[0] 
    Info (332119):    10.000         0.000 CLOCK_50 
    Info (332119):    18.518         0.000 CLOCK_27 
Info (332001): The selected device family is not supported by the report_metastability command.
Info (332102): Design is not fully constrained for setup requirements
Info (332102): Design is not fully constrained for hold requirements
Info: Quartus II 64-Bit TimeQuest Timing Analyzer was successful. 0 errors, 4 warnings
    Info: Peak virtual memory: 395 megabytes
    Info: Processing ended: Fri Jun 08 00:36:26 2012
    Info: Elapsed time: 00:00:03
    Info: Total CPU time (on all processors): 00:00:03


